Die I/O Theorie wurde mehrmals widerlegt, mr.dude hat auch sowas behauptet, eine Verbesserung im I/O Bereich macht keine 10% aus, da kannste nichts mehr rausholen.
2 Module / 4 Threads mit 50% mehr IPC als BD und 4,5Ghz Turbo, dann wäre man gegen die i5 auch Konkurrenzfähig.
Garnichts wurde widerlegt und die Config kann es nicht geben, das ist schlicht deine Träumerei. Er ist einfach zu langsam pro Thread, weil I/O+Frontend zu komplex sind. IPC heißt
Instruction per Clock, das ist != Durchsatz per Clock. Wenn die IPC zu niedrig ist, liegt das am Frontend, nicht am Backend. An Streaminganwendungen sieht man sehr gut, dass der Durchsatz gut ist.
Man kann es also drehen und wenden wie man will: Das Frontend ist einfach zu komplex mit CMT und das Steamingzeug beweist ganz eindeutig, dass die Cluster+FPU definitiv schnell genug sind. Zwei Cluster haben einfach ihren Preis im Frontend. Es scheitert an Flexibilität des Frontendes, zu hohen Latenzen und zu langsamen I/O. Für 50% mehr IPC bräuchtest du noch mehr Komplexität, was weniger Takt bedeutet und die Latenzen u.U. noch weiter erhöht. Das Fazit ist eben: Es geht einfach nicht. SR erhöht die Komplexität des Frontendes, dafür gibt es weniger Takt und keine Verbesserung bei den Latenzen trotz besserer Fertigung. Man verringert sogar die FPU-Ports weitgehend ohne Effekt, eben weil die FPU nicht das Problem ist. XV verkleinert den L2-Cache, eben wegen den Latenzen. BD war in der Theorie gut, aber in der Implementation zu schwierig für AMD. Man brauchte mindestens 4 Anläufe über 10 Jahre mit CMT, bevor BD Realität wurde. Allein daran sieht man schon, dass AMD dazu nicht in der Lage war. Vlllt. Hätte es Intel mit seinen regelmäßig 4 oder 5 Respins geschafft, das Teil auf IPC2 zu bringen, vielleicht kommt sowas sogar noch von Intel, wenn denen SMT nicht mehr reicht. Aber gegen Intels IPC2-CPUs ab SB war es ein Fail, ganz einfach.
Man sieht an AMDs Bemühungen ebenfalls ganz deutlich, wo die Probleme liegen. Ohne ganz neue Architektur kommt man nicht in den IPC2-Bereich. Genau das wird Zen leisten (müssen).
Bei AMD hat man sich mit mehreren Sache überschätzt und ist große Risiken eigentlich ohne Not eingegangen. Ur-K8, K9, Ur-K10, K10-I/O, BDv1 (45nm), Montreal, Komodo, Sockel 2012 - alles waren zu ehrgeizige Projekte. Auch die K8-MC-Implementierung war riskant, doch das klappte (mit 1/2 Jahr Verzögerung und recht großen Schwierigkeiten, erst ab Rev.CG was der IMC ok). Jetzt setzt man eben alles auf Interposer, damit man in diese Ehrgeizfalle mit komplexen CPUs nicht mehr hineinrennt und um vom Foundriegeschäft nicht mehr so unglaublich abhängig zu sein.