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  1. Veii

    [Sammelthread] Ryzen DDR5 RAM OC Thread

    Schon, sehr fein. Aber es bedarf etwas eigeninitiative. Besonders wenn man 3rd party tools verwendet und selbst scheitert es zu importieren (: Ich sehe das Wort changelog. Jedoch da man google/microsofts formeln verwendet und diese wer weiß, nicht ins deutsche übersetzt werden. Wende dich...
  2. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    :( Through ICs or only into the slot ? Seems past edit, dimms look good Class A is nice to see too. They were, yes But 8400 is nothing new for you (: Just a sanity check or ?
  3. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Yes, i was educated to use a slightly distilled ferric chloride solution. Usually you use the normal concentration for etching the top layer on Damascus knifes Or in our usecase, "we" use it to etch traces into the thin copper layer of the PCB. On the crystal it doesnt harm it, but dissolves...
  4. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Ahhh, i feel like i always have to disagree with the whole world , whyy :d Ok lets try OCN people killed their cpu because they dont understand how lapping works (many) A friend? , collegue killed their CPU because they knocked the SMD element off it while lapping I don't want to post or leak...
  5. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    You remember the old talk Needs lapping. Else its too inconsistent. This idea was good, and it shows like i've been repeating over and over again That 100 microns is how you should have it at worst, for any liquid tim to make sense Paste may cover up to 200microns, but sub 100 is required for a...
  6. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    House Fridge/Washing machine issue (noise) , haha Mostly CPU ODT else RTT NOM , but very likely CPU ODT side. You get this setup through y-cruncher FFT (10 loops only) and 2-3 runs CB15 Extr ? Without hardlocks. EDIT: Honestly all looks fine :) Just signal noise, random one it seems - it run...
  7. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Intel's Failsafe ist ein Profil für die lowest-tier CPUs. Die schlechtesten. Auto ist ok. Alle überschreiben die originale CPU Curve. Auto ist ok. Der eingegebene ICC MAX Wert überschreibt die unlimited funktion. ICCMAX Auto leider, ist dieser Wert absurd hoch. Ein niedriges powerlimit hat...
  8. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Not gonna fail :-) Default transient spikes easily to 450W when boardpartners love to run everything unlimited. You just cant read it out in software :d but can feel it when you cap it low and it randomly transient-crashes. (CB15Extr or LinX) Bit bit insecure with 1600 VRMAX peak. Now math says...
  9. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Crasht instant oder rennt 2-3x :) Intel Baseline :-) Short 125-150W , für das Kern Layout Boost spike ~250W. Longs kannst du höher stellen aber ja "Intel Baseline" Wenn die Kurve gut ist, muss das rennen und korrekt frequency strap throtteln. Intel möchte ja beweisen dass sie auch die...
  10. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Intel keeps changing specifications out of random. Gehört aber auf 125-128W long Und 185-188W short. Ich möchte sehen wie das bitte stabil bleiben soll :d Cinebench R15 Extreme ist ein guter test :) (Benchmate) Das 150W "intel TDP" für die KS SKU, kaam später. 150W TDP mit 253W PL1/PL2. Ja...
  11. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Erstmal sollen alle das komplette Baseline Profile importieren. Ob es dann überhaupt stabil sein wird, ist eine andere Sache :d Aber naja. So schwer ist es ja nicht :-) Intel gibt doch alles klar aus. // dass sie selbst die Specs abändern und diese vom Netz nehmen ist eines Das SVID Presets ...
  12. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Gehört dazu. Warscheinlich nicht gerne gesehen ~ aber alle IMC & MEM Spannungen sind dynamisch. Ob es dem Forum hier gefällt oder nicht, powerthrottle hat Einfluss auf max memOC :-) IA Supply natürlich auch. Ich bin ebenso unzufrieden mit den Baseline Implementierungen. Bei MSI, Gigabyte und...
  13. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Soweit mir bekannt, kommen diese aus Intels Seite Soweit von mir erforscht, wird daran rumgefuchtelt ~ manchmach indirekt, jedoch ... dennoch :-) Daran was den nun "Auto" heißt und an den DC/AC Loadlines . . . Es gab einige Gründe weswegen ich begonnen hatte die Curves komplett neuzudesignen...
  14. Veii

    [Sammelthread] Ryzen RAM OC + mögliche Limitierungen

    Its hard work, not magic :) From GDM to 1T GDM Off + Setup times, is difficult. One starts with 2T Yea each #42 counts as one sensor-loaded log a #5 counts as sensors utilized log. 10/10 , soo PCI ARI is on SRIS maybe too. You dont need those. Guess MSI defaults. 9/10 is fine Some CPUs are...
  15. Veii

    [Sammelthread] Ryzen RAM OC + mögliche Limitierungen

    9x 42 & 1x 5 ? I want to know what #5 says But they don't bother. Thats the reason you run verbose. To log all. DIMM PCB overcurrent, most of the time. 56-0-0 55 to 62 Others at 0-0 Or all the same duration delayed (56-56-56) Yet first, 2T GDM Off
  16. Veii

    [Sammelthread] Ryzen RAM OC + mögliche Limitierungen

    @Tatilica the only thing i really dislike, is: Trusting online is difficult, especially when you are such minority with the result. Nearly the only one with it. Why do you have a scheduled event-view cleaner running ? Or why do you disable Event Viewer service. I've read people recommend and...
  17. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    Für deine K SKU, sehr tief :-) 1.32 VDD_IMC (Soft IMC) für 8000MT/s ist recht wenig und schön zu sehen. Die 400A sind Intel's Extreme Recommendations , mit * Eigentlich sind die Specifications generel ein Problem, Da man versucht die Standard Curve // abseits Boardpartner SVID shenganigans...
  18. Veii

    [Sammelthread] Ryzen RAM OC + mögliche Limitierungen

    Multi Stage design Schon auch bei AM4, jedoch ohne dass die APU es interleaven darf (nur teils, BGS & BGS-Alt) Einerseits dank dem DDR5 design (nicht vergleichbar mit DDR4), andererseits durch die multi-state IP Blöcke. Writes dürfen dank den dual 32 bit links (bzw 64bit) von der CPU jederzeit...
  19. Veii

    [Sammelthread] Intel DDR5 RAM OC Thread

    DIMM Flex Ist eine vermarktete DDR5 JEDEC feature, worin clock halting genützt wird + advanced powerdown features Um REFI + Frequenz nach "patentierten" Tempratur-Zahlen zu skallieren.
  20. Veii

    [Sammelthread] Ryzen DDR5 RAM OC Thread

    @RedF Genau Higher Term Impedance value, Even if an impedance based multiplier (used for a different usecase) - still a bigger value means a weaker endresult * // * because of its usage being for filtering and gating, and not for amplification. ** Soo i changed some time ago all "more/less"...
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