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Ich kann über beide Firmen nichts konkretes sagen, besonders wenn mir die Anzahl an Samples fehlt; Aber beide DIMM-Vendors haben low tier und high tier SKUs. Teamgroup war ehemalig über deren Flashy T-Force DELTA's bekannt, welche bei 7200T/s recht gut abschnitten und recht berühmt waren...

Alles super ! Ja die chance wäre die höchste hier Class A zu erwischen, da der andere ab 8000MT/s geht und 7200 alle "failed bin's" wären. Generell kann jeder A-die die 8000MT/s, aber ab 7800MT/s beginnen die Class V's zu failen . Bzw sie brauchen mehr Spannung Dafür sind diese weitaus billiger...

Leider wurde RAMMon upgedated und es wurde somit unerkenntlich gemacht. Dann ebenso leider, werden aktuelle 3xx batches auf JEDEC 4800 gebinnt, somit ist das aktuelle SPD-Hub update anders ~ ah einfach "der standard" wurde abgeändert und man einigt sich ein low tier batch zu kaufen und diese...

I know https://www.overclock.net/threads/asus-maximus-z790-and-intel-i9-13900k-14900k-an-overclocking-and-tuning-guide.1801569/ exists And its really well written :) But using AC_LL exploit is not really the way to go Because you may tell the CPU to synchronize with target supply and DC...

Ja, leider ungenügend. First stage limiter (PT1, PT2, Boost Duration) alles schön runtergesetzt ~ wobei manches eher 13th gen anstelle 14th gen Limitierungen folgt. Beide CEPs sind natürlich auch erzwungen aktiv. Jedoch: Die Loadline ist hoch (telemetry), sprich die CPU nimmt sich viel Strom...

Yep, 2021 ~ eigentlich 2020, musste lügen.🤭 Aber es dauerte recht lange bis alle anderen instabilen Peripherien im Grunde genommen "gelöst" wurden. Ich vertraue dem weiterhin nicht, aber es müsste mittlerweile solide sein. Credits for tool ~ XREHOPE, as always :) LCLK recommended is 310-610...

WTRS zu hoch, muss auf 8 oder tiefer, oder WRWR muss höher auf 20-24. RAS kann auf 71 Ebenso nur R0,R1,R2,R3 an - wenn du _DD verwendest sonnst ein bug~ 1 darf MC Links anhaben, 0 aka "aus" sollte spezifische timings MC-Links aus haben.

PMIC correction feature. 5mV steps, aber -5mV, zero , +5mV = 15mV variance -10mV, zero, +10mV = still 15mV fine granular, but in minimum delta 30mV :) Die +/- 15mV vom Userinput, regelt der PMIC selber. Zb ist die OC mode scale 1430+30+30+30 Aber da es der PMIC gegenregelt, rechne ich mit...

@RedF Ich kann die Vendor-PMIC Sachen jedoch nicht posten. Das ist nur JEDEC, nur wir haben 4-5 PMIC Vendors. Es benimmt sich anders und JEDEC unterstützt keinen OC mode, weswegen er wahrscheinlich es als "guess" schreibt. Die Range für die Binary Commands wird abgeändert, Dass es nun 10mV...

Ahh er meint für das Sheet Es ist nicht so einfach. Die Logik ist , hmm müsste ich gegenprüfen Nahezu ok Aber die realität ist leider etwas anders. Es gibt 3-4 Arten für den OC mode Normal 5 & 10mV 5,10mV and then offset based Different scale + offset based Das letzte ist für den Renesas...

Ich muss leider noch etwas anhängen @Bam_Bam Photoworks kenne ich leider nicht Aber microbenchmark sowie SiSoftware Sandra Inter-Thread Je nachdem was du getestet hast, Zugriffszeit oder Bandwidth und auf welcher Datengröße Hat wenig mit dem RAM zu tun, eher intern und eher FCLK zu MCLK bzw auf...

What happened here :d Ouw another 128gb How long does this train ? Can you try to auto the step sizes It seems counter productive to influence the way DFE taps are build and behave Yet its common to use the Taps ~ just not mess with the idea the designers came up with please. Changing their...

"Es ist langsamer" Ich frag mich wieso (y) Weswegen rennst du _L roundtrip timings welche für 48-64gb dimms sind ? Langsamer = langsamer, aber irgendwo ist der Unterschied zu minimal wenn ich mir Microbenchmark und Karhu Testing Speed anschaue Ich hätte einen weitaus größeren Unterschied...

Dafür musst du ans undervolten ran (durch die curve), nicht den supply cutten. Der IMC braucht auch seinen Senf , sowie ring usw :) Die Spannung welche du ausließt ist nicht konstant. Sie wird verteilt und gehört nicht nur den P-Cores. Ebenso wird sie nur momentan in kleinen abschnitten der CPU...

Jegliche fixierte Frequenz und fixierte Kernspannung ist schlecht für die CPU Es überspringt dynamischen Voltage supply, Guardbands, Throttling ability und weitere Sicherheits features. Alle _DR & _DD welche du auf 1 gesetzt hast , kannst du wieder auf 0 setzen. Dann das CTL0 preset für...

Alles super :d Schritt für schritt, 1900 MCLK/UCLK - 1933 FCLKK Dann 1966 FCLK usw~ Beobachte intercore latency und bandwidth. Beobachte Aida write bandwidth, ob es MCLK/2 , freq-max erreicht oder throttled. Du musst dich nicht auf 1:1:1 fokusieren AM4 kann genau so 1:1:Auto with AM5...

Was ist das Ziel Sind fast alle Hynix Class V , A-Die momentan. Solange man keine 8200 kits kauft, ist fast alles low tier A-die. 24gb sticks ehrlich gesagt. Und auch diese sind nahezu alle gleich. Jedoch, was ist das Ziel ? ASRock Board Womöglich etwas Corsair, Teamgroup, Kingston, Klevv ...

"Can" Within the remain 5-6 paragraphs, that explain why it can and why it doesnt But why it should and what to focus on. Matisse "can" too. But Matisse was strictly prevented on ABL~ You "can" , not ~ just take that out of context. I'm sorry if my post was not understood.

Es ist schon so richtig. Versuche es womöglich damit https://drive.google.com/file/d/1-PdgLkCf-5cA3b1kqO2CmFyhXtz-tiS3/view Übersetzt: 12-8-20-8-16 Geht eigentlich, WTR_L könnte auf +4 noch Ich würde aber alle Formeln welche CWL benötigen, auf AUTO lassen Den das hin und her ausrechnen jeden...

Now we talk about 64GB running 4000MT/s I read that for the very first time. And yes they are more than plenty: just run it now~ More than plenty VDDG We talk in the past. The past was 2021 If you want pitch-perfect data, i forward you to OCN. AGESA changes, voltage behavior changes. The...