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AMD EPYC 7002 alias Rome im 2S-Server mit mehr PCIe-Lanes
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Sir Diablo
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Um bei Intel auf mehr als 100 Lanes zu kommen reicht ein 2S System aber nicht? Oder zählt ihr DMI mit?
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"muss bei Intel schon zu einem 4S-System greifen" - da steht vorher 2S-System, obwohl die Zahlen darüber richtig sind. Danke für den Hinweis!
Wieso ist hier denn der Fokus so sehr auf PCIe??
PCIe kommt in 3.0 mit einer Bandbreite von ~16GB/s - real nutzbar durch 8b/10b 20% weniger davon. Die IFIS Bandbreite bei AMD Epyc liegt bei 38GB/s bidi - also bei 19GB/s pro Richtung. -> was in der Form nichts mit PCIe - sondern eher mit der RAM Taktung = Zusammenhang zur IF Taktung zu tun hat. Die IF hat intern die doppelte Bandbreite zum RAM. Bei 2666er Speicher ergibt sich 42 Komma irgendwas GB/s IFOP Bandbreite - macht durch Overhead (irgendwelches CRC Zeugs laut WikiChips) 8/9tel für IFIS -> ergibt besagte 38GB/s bidi.
Mit PCIe hat hier in erster Linie das Pinout und die Übertragungstechnik etwas gemein. Es sind 16Bit breite / 8 Transfers pro Taktung analog zu PCIe. Und natürlich der Fakt, dass man den Link in einem PCIe Modus auch fahren könnte/kann.
Würde man jetzt ganz stupide das Milchmädchen mal von einer 1:1 Verdopplung im Idealfall ausgehen - macht das eine overall Bandbreite bei 4x aktiven Links von 304GB/s pro Richtung.
Wie im Artikel vorgerechnet kommt die Speicherbandbreite allein in Spitzen auf ~200GB/s. Bei 64 aktiven PCIe 4.0 Lanes könnten da nochmal >100GB/s drauf kommen. Und dann ist immernoch nicht ein einziges Datenpaket Cacheinhalt übertragen wurden - oder irgend ein Core-Core traffic. Bei 4x Lanes wohlgemerkt.
Das jetzt noch weiter einzukürzen halte ich da für recht wenig sinnig.
Was mich auch bisschen wundert - in der Quelle ist vieles einfach nur ne Annahme - hätte wäre wenn usw. Absolut nichts konkretes. Man meint sogar, dass der 2x Link IF Weg nicht supportet sei - zum 3er Link Konstrukt gibts es weder eine Bestätigung noch ne Absage.
Das mMn verwertbarste an der Aussage ist dort eigentlich der Wink zu einer möglichen Änderung der Anbindung von Peripherie. Was real massiv Lanes sparen würde - die man dann auch andersweitig nutzen könnte. Die Nutzung mehr PCIe Lanes durch Einsparung von IFIS-Links halte ich für unwahrscheinlich. Technisch kein Ding der Unmöglichkeit wäre das nämlich auch mit Epyc schon gewesen... Hat man den Joker gezogen?? -> nö. Warum gerade jetzt?
Bei nur 2/4 Links zwischen den beiden Sockeln in einem fiktiven Epyc Setup wären immernoch nur zwei Hops vorhanden, wenn man anstatt zuerst über die IFIS -> IFOP den Spaß einfach umdreht. Erst über die IFOP -> IFIS. Nämlich zu dem Connector, der den Link zur zweiten CPU hat - und schon hätte man die Links frei für irgendwas.
PCIe kommt in 3.0 mit einer Bandbreite von ~16GB/s - real nutzbar durch 8b/10b 20% weniger davon. Die IFIS Bandbreite bei AMD Epyc liegt bei 38GB/s bidi - also bei 19GB/s pro Richtung. -> was in der Form nichts mit PCIe - sondern eher mit der RAM Taktung = Zusammenhang zur IF Taktung zu tun hat. Die IF hat intern die doppelte Bandbreite zum RAM. Bei 2666er Speicher ergibt sich 42 Komma irgendwas GB/s IFOP Bandbreite - macht durch Overhead (irgendwelches CRC Zeugs laut WikiChips) 8/9tel für IFIS -> ergibt besagte 38GB/s bidi.
Mit PCIe hat hier in erster Linie das Pinout und die Übertragungstechnik etwas gemein. Es sind 16Bit breite / 8 Transfers pro Taktung analog zu PCIe. Und natürlich der Fakt, dass man den Link in einem PCIe Modus auch fahren könnte/kann.
Würde man jetzt ganz stupide das Milchmädchen mal von einer 1:1 Verdopplung im Idealfall ausgehen - macht das eine overall Bandbreite bei 4x aktiven Links von 304GB/s pro Richtung.
Wie im Artikel vorgerechnet kommt die Speicherbandbreite allein in Spitzen auf ~200GB/s. Bei 64 aktiven PCIe 4.0 Lanes könnten da nochmal >100GB/s drauf kommen. Und dann ist immernoch nicht ein einziges Datenpaket Cacheinhalt übertragen wurden - oder irgend ein Core-Core traffic. Bei 4x Lanes wohlgemerkt.
Das jetzt noch weiter einzukürzen halte ich da für recht wenig sinnig.
Was mich auch bisschen wundert - in der Quelle ist vieles einfach nur ne Annahme - hätte wäre wenn usw. Absolut nichts konkretes. Man meint sogar, dass der 2x Link IF Weg nicht supportet sei - zum 3er Link Konstrukt gibts es weder eine Bestätigung noch ne Absage.
Das mMn verwertbarste an der Aussage ist dort eigentlich der Wink zu einer möglichen Änderung der Anbindung von Peripherie. Was real massiv Lanes sparen würde - die man dann auch andersweitig nutzen könnte. Die Nutzung mehr PCIe Lanes durch Einsparung von IFIS-Links halte ich für unwahrscheinlich. Technisch kein Ding der Unmöglichkeit wäre das nämlich auch mit Epyc schon gewesen... Hat man den Joker gezogen?? -> nö. Warum gerade jetzt?
Bei nur 2/4 Links zwischen den beiden Sockeln in einem fiktiven Epyc Setup wären immernoch nur zwei Hops vorhanden, wenn man anstatt zuerst über die IFIS -> IFOP den Spaß einfach umdreht. Erst über die IFOP -> IFIS. Nämlich zu dem Connector, der den Link zur zweiten CPU hat - und schon hätte man die Links frei für irgendwas.
Holt
Legende
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PCIe 3.0 x16 hat so 15,75 16GB/s brutto, pro Richtung, aber PCIe 3.0 hat eine 128b130b Bitkodierung und keine 8b10b und die ist bei den 15,75GB/s schon abgezogen. Aber die Bitcodierung ist ja nicht der einzige Overhead im Protokoll, jeder Layer des Protokollstacks macht einen eigenen Overhead und daher verliert man nochmal etwa so 20%.
