14 vs. 10 nm Xeons: ASUS vergleicht Cooper Lake gegen Ice Lake

[HWL News Bot]

In einer internen Präsentation hat ASUS einige Details zu den kommenden Xeon-Modellen auf Basis von Cooper Lake und Ice Lake verraten bzw. bestätigt einige bisher vorgenommen Angaben. Im kommenden Jahr wird Intel zweigleisig fahren: Cooper Lake in 14 nm und Ice Lake mit neuer µArchitektur in 10 nm. Für seine eigene Serversparte stellt ASUS die beiden Xeon-Modelle gegeneinander. Auf die Präsentation aufmerksam gemacht hat Twitter-Nutzer @momomo_us.Beide neuen Xeon-Modelle werden die Whitley-Plattform verwenden, wenngleich es offenbar

 

[Holt]

Fragen wirft auch auf, warum es maximal 2 Sockel System sein sollen, aber Cooper Lake sogar bis zu 4 UPI Links bekommen wird und auch Ice Lake bis zu 3.

 

[bschicht86]

Ich frag mich, was bei Ice Lake soviel Leistung frisst. 10 Kerne, ein UPI weniger, aber immer noch bei 270W, 30W weniger zu 14nm. Frisst da das PCIe 4.0 soviel oder darf Ice Lake höher takten?

EDIT:

Fragen wirft auch auf, warum es maximal 2 Sockel System sein sollen, aber Cooper Lake sogar bis zu 4 UPI Links bekommen wird und auch Ice Lake bis zu 3.

Versuch mal 4 so riesige Sockel auf einem Board unterzubringen. Wenn du volle RAM-Bestückung und viele PCIe-Lanes nach außen führen willst, plus Spannungswandler für 1200W, dürfte das wohl die Größe eines 19"-Gehäuses übersteigen. Oder man fängt das Stapeln an, wie es ja mal bei den Octa-Opteron-Systemen der Fall war.

 

[pommgreif]

laut heise.de soll der neue amd mit 64 kernen nur 280 watt verbrauchen . da würde ich mich als intel in grund und boden schämen wenn ich weniger kerne habe und 300 watt verbrate , bei weniger leistung .

 

[Rollo3647]

Fragen wirft auch auf, warum es maximal 2 Sockel System sein sollen, aber Cooper Lake sogar bis zu 4 UPI Links bekommen wird und auch Ice Lake bis zu 3.

Wo steht das ? oder ich bin wohl blind.

 

[Holt]

Versuch mal 4 so riesige Sockel auf einem Board unterzubringen.

Größer als ein Board für ein 8 Socket Skylake oder Cascade Lake wird das Board auch nicht werden, auch wenn der Sockel nochmals ein paar Pins mehr bekommt. Das Argument zieht also nicht, zumal dies sowieso keine Boards sein werden die man so im Handel bekommen wird, oder hast Du schon ein 8 Sockelt LGA3647 auf Geizhals gefunden? 3 und erst recht 4 UPI machen bei maximal Dual Socket keinen Sinn!

Wo steht das ? oder ich bin wohl blind.

Auf der Folie:

 

[Phantomias88]

PCI-Express 4.0 certified?

Nun gut, 64 Lanes sind immerhin 50% eines ThreadRipper.

 

[fdsonne]

3 und erst recht 4 UPI machen bei maximal Dual Socket keinen Sinn!

Warum sollte das keinen Sinn machen?

Nach bisherigen Infos war für Cooper Lake ein 26C "DIE" spekuliert mit einem 4CH SI und 6x UPI Links. Dem 2P Cooper Lake mit 48C sagt man nach, es wird ein "AP" Ansatz. Also ein MCM aus zwei der normalen Versionen unter der Haube. Macht 8x Speicherkanäle in Summe. Wenn man sich jetzt einfach mal den Xeon AP Ansatz ansieht, stellt man fest, dass die beiden CPUs auf einem 2P Cascade Lake AP mit, oh wunder, 4x UPI verbunden sind. Und schon wird das Bild wieder rund.

Dem zur Seite folgt der leicht später erwartete Ice Lake -> hier interessanterweise mit 38C, vor ein paar Monaten noch spekuliert auf eben jene 26C. Dass es sich hier um nur 3x UPI Links handelt, könnte einfach dem Umstand geschuldet sein, dass man das gleiche Teil vllt auch später auf 4P oder 8P bringen möchte, was mMn nicht auszuschließen ist, weil auf den bisherigen Roadmaps dort auch die SKL/CSL 4P Einträge fehlten. (bspw. dem Leak von Huawaii vor paar Monaten) Kein Eintrag heist also nicht, da kommt nix, sondern vllt nur, dass das atm nicht klar ist oder nicht relevant war zur Präsentation. Sinn ergibt das also sehr wohl...

 

[Holt]

Wenn die Cooper Lake wieder als AP, also Doppel CPU in einem Gehäuse, kommen, dann machen 4 UPI schon Sinn, da man für eine bessere Bandbreite ja schon bei Skylake-SP Dual Socket dies beiden Sockel mit zwei UPI Links verbinden kann. Dann wären 2 für die Anbindung des Dies unter dem gleichen HS und die anderen beiden für die Anbindung je eines der Dies mit dem anderen Socket. Aber dann wären mit den nicht AP Modellen ja mehr als 2 Sockets zu erwarten, denn letztlich ist diese AP Geschichte ja nichts anderes als ein kompaktes Quad Socket System.

Das ein einzelnes Cooper lake Die aber nur 4 RAM Channels hat, halte ich für unwahrscheinlich, vielmehr werden bei den AP dann wohl nur 4 pro Die verwendet. Die Reduzierung auf 26 Kerne dürfte nämlich dem Umstand geschuldet sein, dass man statt zwei Kernen den Platz im Grid für die RAM Controller und das zusätzlichen UPI gebaucht hat, davon abgesehen dürfte es beim Aufbau wie bei den XCC der Vorgänger geblieben sein.

Es wurde schon am 17.11.2017, also vor fast genau 2 Jahren, von 38 Kernen geredet:

dann Ice Lake SP mit 10+. Für die soll Intel mit 38 Kernen planen und acht DDR4-Kanäle verwenden.

 

[jdl]

Nun gut, 64 Lanes sind immerhin 50% eines ThreadRipper.

Entscheidend ist für Intel, dass so Gleichstand bei den wichtigen 2S Systemen herrscht. Die EPYCs verbrauchen je 64Lanes=128Lanes für die CPU-CPU-Kopplung. Intel dank der UPIs nicht, so dass man bei beiden 2S Systemen 128 Lanes zur Verfügung haben wird.

 

[Holt]

TR hat bisher auch nur 64 PCie Lanes, von denen 4 fest zur Anbindung des X399 benötigt werden, wie es bei den TR3000 aussehen wird, wissen wir noch nicht. 64 PCIe Lanes sind bei Intel auch keine Neuigkeit, die haben auch die Xeon-W 3200er schon:

Intel Cascade Lake Xeon W-3200 Launched: Server Socket, 64 PCIe 3.0 lanes

Der LGA3647 und die Dies haben also auch die Möglichkeit für 64 Lanes und da sind die 4 die als DMI3 zur Anbindung des Chipsatz genutzt werden, noch gar nicht mitgezählt.

 

[Phantomias88]

Entscheidend ist für Intel, dass so Gleichstand bei den wichtigen 2S Systemen herrscht. Die EPYCs verbrauchen je 64Lanes=128Lanes für die CPU-CPU-Kopplung. Intel dank der UPIs nicht, so dass man bei beiden 2S Systemen 128 Lanes zur Verfügung haben wird.

ok sind 100% zum ThreadRipper, war wohl schon bei den EPYCs.

Wenn ich es richtig verstanden habe, werden von den 64, keine Lanes für die Infintiy Fabric benötigt: Why AMD EPYC Rome 2P Will Have 128-160 PCIe Gen4 Lanes and a Bonus

 

[jdl]

Wenn ich es richtig verstanden habe, werden von den 64, keine Lanes für die Infintiy Fabric benötigt: Why AMD EPYC Rome 2P Will Have 128-160 PCIe Gen4 Lanes and a Bonus

Aktuell werden 4x16 Lanes für die Kopplung genutzt. Das entspricht zumindest im PCIe 3.0 Mode (keine Ahnung wie es im IF Mode aussieht) 4x15,75GBytes/s ca. 63 GByte/s. Da ist Intel also noch immer deutlich vorne: Denn es gibt bei 2S entweder 2x41GByte/s=82GByte/s oder 3x41GByte/s=123GByte/s. PCIe 4.0 verdoppelt nun die Transferrate, d.h. AMD kommt auf gleiche Werte wie Intel. Angesichts der Tatsache, dass man neue Boards entwerfen müsste und ohnehin kaum EPYC Boards verfügbar sind, denke ich nicht, dass sich da was ändern wird. AMD wird eher von der verbesserten Bandbreite profitieren wollen. Das war bisher ein großer Nachteil bei AMD Server CPUs.

 

[fdsonne]

Wenn die Cooper Lake wieder als AP, also Doppel CPU in einem Gehäuse, kommen, dann machen 4 UPI schon Sinn, da man für eine bessere Bandbreite ja schon bei Skylake-SP Dual Socket dies beiden Sockel mit zwei UPI Links verbinden kann. Dann wären 2 für die Anbindung des Dies unter dem gleichen HS und die anderen beiden für die Anbindung je eines der Dies mit dem anderen Socket. Aber dann wären mit den nicht AP Modellen ja mehr als 2 Sockets zu erwarten, denn letztlich ist diese AP Geschichte ja nichts anderes als ein kompaktes Quad Socket System.

Es sind doch mehr als 2P zu erwarten?
Schau doch auf die Roadmap, die vor paar Monaten von Huawaii stammt, ob das 100% stimmt, kein Plan, werden wir sehen. Damit MCM AP like funktioniert, brauchts nen entsprechenden DIE. Auf eben jener Roadmap war der Cooper Lake P mit <=26C, 4CH SI und 6x UPI in der 4/8P Zeile vertreten. In der 2P Zeile mit <=48C, 8CH und 4x UPI war das folgerichtig ein doppelter "P" als AP like Ansatz. Diesem folgt wenig später der Ice Lake non MCM. Vorerst 2P nach den Roadmaps. Möglicherweise auch nie für mehr als 2P, vllt auch doch - abwarten. Das Ding verzögerte sich Prozessbedingt so ultra lange, dass es mMn wohl nur bis zu Nachfolger "halten" muss, der dann auch die Architekturänderungen in Gänze bekommt. Dort soll sich auch der Name ändern, weg von den Lakes, hin zu den Rapids.

Das ein einzelnes Cooper lake Die aber nur 4 RAM Channels hat, halte ich für unwahrscheinlich, vielmehr werden bei den AP dann wohl nur 4 pro Die verwendet. Die Reduzierung auf 26 Kerne dürfte nämlich dem Umstand geschuldet sein, dass man statt zwei Kernen den Platz im Grid für die RAM Controller und das zusätzlichen UPI gebaucht hat, davon abgesehen dürfte es beim Aufbau wie bei den XCC der Vorgänger geblieben sein.

Da bist du mMn auf dem Holzweg, es ist nicht (nach der Huawaii Roadmap) ein zusätzlicher UPI Link, sondern es wird pro Prozessor genannt - und davon sollen zwei verschiedene kommen mit Cooper Lake.
So wie das aktuell aussieht verdoppelt Intel einfach die Linkanzahl beim Cooper Lake - aus vorher 3x werden 6x - beim AP like Ansatz gehen dann zwei Links für den MCM pro CPU drauf und vier werden nach außen geführt - Jeder DIE hat einen Link zu jedem DIE (bei 4P oder AP-2P), doppelte Link Anzahl = 2x Links zum ersten, zwei Links zu zweiten DIE des anderen Prozessors. Es bleiben damit wohl auch 6x UPI pro DIE, nur werden halt nur 4x davon rausgeführt. Deswegen steht da 4x.

Wie sie das dann mit Ice Lake unter einen Hut bringen, kein Plan - vllt zählt Ice Lake den doppel Link als Single mit doppelter Bandbreite? Oder man erfindet UPI 2.0 oder sowas mit Abwärtskompatibilität oder was weis ich. Spielt auch eigentlich keine Rolle für die Aussage, es sollte nur eine Erklärung sein, Warum 4x UPI sehr wohl Sinn ergibt.

Es wurde schon am 17.11.2017, also vor fast genau 2 Jahren, von 38 Kernen geredet:

Auf der Huawaii Roadmap standen <=26C, auf dieser standen auch <=48C bzw. <=26C ein Cooper Lake, während auch schon von 56C/28C gesprochen wurde. MMn ist das sogar wahrscheinlicher als deine Annahme von nur halb aktivem SI. Denn das ergibt für mich keinen Sinn und nichtmal einen Vorteil, da es stark danach ausschaut, dass alles unter dem AP Ansatz mit Ice Lake bedient wird und der Cooper Lake primär AP like und für 4/8P herhalten soll. Vllt gibt's paar Ausnahmen, ist heute nicht abschätzbar...

 

[Holt]

Cooper Lake dürfte kaum immer aus 2 Dies bestehen, allenfalls spezielle Versionen wie auch aktuell, denn die Dies sind ja weiterhin 14nm und damit zu groß für 48 Kerne im Sockel, die XCC mit 28 Kernen passen ja schon nicht auf den S.2066 und auch die aktuellen AP sind nicht gesockelt, sondern verlötet und deutlich größer als der 3647ern Sockel. So viel größer wird der neue Sockel LGA 4189 auch nicht werden, dass da so viele 14nm Kerne drauf passen.

Die Cooper Lake werden ein Aufguss der Cascade Lake mit den Befehlserweiterungen, die 64 Lanes hat ja schon der Cascade Lake Die wie man anhand der Xeon-W3200er sieht und eben zwei Kernen noch einen RAM Controller, der 4. Channel dürfte keinen Platz mehr haben der Symmetrie wegen wird Intel kaum 3 RAM Controller mit 3 Kanälen verbauen, sondern 4 und von jedem nur 2 nutzen.

Das Cooper Lake nur AP like kommen wird, glaube ich nicht, schon weil Ice Lake später kommt, die AP sicher nicht gesockelt werden und wenn, dann reicht der LGA 4189 von der Größe sicher nicht. Die werden parallel existieren für unterschiedliche Anwendungen, genau wie es auch im Mobilbreich Ice Lake und Comet Lake parallel in der U und Y Serie gibt.