Auf die Wafer Scale Engine folgt die Wafer Level SSD

[HWL News Bot]

Im vergangenen Jahr sorgte die Wafer Scale Engine (WSE) für einiges an Aufsehen. Die AI-Hardware besteht aus einem riesigen Chip, der natürlich in Bereiche aufgeteilt ist, aber dennoch auf eine Fläche von 46.225 mm² (215 x 215 mm) kommt – also aus einem 300-mm-Wafer besteht.
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[Hyrasch]

Man nimmt also den ganzen Wafer als SSD?
Wird nicht der ganze Wafer verwendet, muss schlussendlich doch eh zugeschnitten werden?
Spätestens wenn einige Bereiche nicht wie erwartet funktionieren.

 

[Don]

Man nimmt also den ganzen Wafer als SSD?
Wird nicht der ganze Wafer verwendet, muss schlussendlich doch eh zugeschnitten werden?
Spätestens wenn einige Bereiche nicht wie erwartet funktionieren.

Defekte Bereiche kannst du ja dann ausparen. Bei der WSE wird das nicht anders gemacht, da ist auch nicht die komplette Wafer perfekt.

 

[DeckStein]

Und dann ist das teil mechanisch so empfindlich wie die ersten hdd damals.
Der arme praktikant der da mal blöd an der ssd ankommt.....

Goil

 

[Mo3Jo3]

Defekte Bereiche kannst du ja dann ausparen. Bei der WSE wird das nicht anders gemacht, da ist auch nicht die komplette Wafer perfekt.

Ich finde den Einwand aber nicht ungerechtfertigt. Warum macht man das?
Ein PCB von 1m² mit hunderten Nands bestücken müsste doch einfacher herzustellen sein als ein ganzer Wafer, welche immer als ganzes funktionsfähig sein muss.

 

[Don]

Er muss ja nicht komplett funktionsfähig sein. 98 % reichen. Keine Wafer ist perfekt.

 

[Trambahner]

Ich halte das ganze für die Idee, im Backend des Herstellers einfach Dicing- und Packagingkosten zu sparen

Es ist eine schlechte Idee, große rechteckige Flächen in einen Kreis einbeschreiben wollen. Damit entsteht im gegensatz zu kleineren Chips, die dann später wieder rekombiniert werden, jede Menge nicht nutzbare Fläche. Oder man müsste die Restfläche dann für kleinere Chips nutzen. Das verkompliziert aber dann das Dicen und nicht nutzbare Fläche muss ja im Frontend auch teilweise prozessiert werden.
Abgesehen davon wird der spätere Prozess komplizierter, weil ja die defekten Chips per Logik aus der Speichernutzung ausgeschlossen werden müssen. Während ein SSD-Hersteller ja bereits selektierte gute Flashchips bekommt.

Am Ende läufts quasi auf nen Businesscase raus: Backendkosten sparen vs. verlorene Chipfläche im Frontend.

 

[DragonTear]

Ich halte das ganze für die Idee, im Backend des Herstellers einfach Dicing- und Packagingkosten zu sparen

Es ist eine schlechte Idee, große rechteckige Flächen in einen Kreis einbeschreiben wollen. Damit entsteht im gegensatz zu kleineren Chips, die dann später wieder rekombiniert werden, jede Menge nicht nutzbare Fläche. Oder man müsste die Restfläche dann für kleinere Chips nutzen. Das verkompliziert aber dann das Dicen und nicht nutzbare Fläche muss ja im Frontend auch teilweise prozessiert werden.
Abgesehen davon wird der spätere Prozess komplizierter, weil ja die defekten Chips per Logik aus der Speichernutzung ausgeschlossen werden müssen. Während ein SSD-Hersteller ja bereits selektierte gute Flashchips bekommt.

Am Ende läufts quasi auf nen Businesscase raus: Backendkosten sparen vs. verlorene Chipfläche im Frontend.

Da geht nicht wirklich Chipfläche verloren, schließlich werden alle Chips aus physikalsichen Gründen auf kreisförmigen Waffern hergestellt. D.h. normalerweise schmeisst der Hersteller eben die Ränder weg. Der einzige Nachteil aus dieser Sicht ist dass das Gehäuse des Geräts um die Größe dieses Randes ansteigt. Das ist aber recht irrelevant.