AMD EPYC "Milan" zeigt sich erstmals in freier Wildbahn

[HWL News Bot]

Am Wochenende zeigte sich erstmals ein Sample der nächsten Generation der EPYC-Prozessoren alias Milan. Diese werden auf das aktuelle Rome-Design folgen, die auf Basis der Zen-2-Architektur bis zu 64 Kerne bieten. Für die Milan-Prozessoren steht der Wechsel auf die Zen-3-Architektur an.
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[bschicht86]

Ich denke die Tabelle am Artikelende ist falsch. Naples war bereits 7xx1

 

[Don]

Ahh, die Bezeichnungen der Serien waren falsch. Sie haben natürlich mit 7001 begonnen.

 

[Infi88]

"der CCD aber wird nicht nur CPU-Kerne auf Basis der Zen-3-Architektur verwenden, sondern auch die CCX-Unterteilung (ein CCD teilt die acht Kerne in zwei CCX-Cluster mit jeweils vier Kernen auf) fallen lassen."
Hieß es nicht bis 8 Kerne im CCX bzw. CCX Cluster mit 4 Kernen klingt doch so wie jetzt .

 

[L!ME]

die CCX-Unterteilung (ein CCD teilt die acht Kerne in zwei CCX-Cluster mit jeweils vier Kernen auf) fallen lassen

Steht doch da

 

[Don]

"der CCD aber wird nicht nur CPU-Kerne auf Basis der Zen-3-Architektur verwenden, sondern auch die CCX-Unterteilung (ein CCD teilt die acht Kerne in zwei CCX-Cluster mit jeweils vier Kernen auf) fallen lassen."
Hieß es nicht bis 8 Kerne im CCX bzw. CCX Cluster mit 4 Kernen klingt doch so wie jetzt .

Die Angaben beziehen sich auf diese schematische Darstellung:

Da sind noch acht Kerne pro CCD abgebildet, aber der L3-Cache ist eben unified.

 

[Tzk]

Das Bild lässt auch auf entweder 48mb oder sogar 64mb L3 pro Chiplet hoffen. Man scheint bei AMD deutlich mehr Vertrauen in große 7nm Chips zu haben, so wie bei Renoir auch. Der I/O Die könnte unverändert in 12nm übernommen werden, da deutet das Bild auch drauf hin. Ist die Frage ob man das auch bei Vermeer macht oder nicht...

Und ich persönlich hoffe auch mehr IF Takt, damit die Latenzen runter gehen.

 

[Infi88]

Die Angaben beziehen sich auf diese schematische Darstellung:

Anhang anzeigen 517929

Da sind noch acht Kerne pro CCD abgebildet, aber der L3-Cache ist eben unified.

Ah ich verstehe 🤪 , deswegen spricht man nicht einfach vom 8 Kern Chiplet.

Das Bild lässt auch auf entweder 48mb oder sogar 64mb L3 pro Chiplet hoffen. Man scheint bei AMD deutlich mehr Vertrauen in große 7nm Chips zu haben, so wie bei Renoir auch. Der I/O Die könnte unverändert in 12nm übernommen werden, da deutet das Bild auch drauf hin. Ist die Frage ob man das auch bei Vermeer macht oder nicht...

Und ich persönlich hoffe auch mehr IF Takt, damit die Latenzen runter gehen.

Würde ich auch Geld drauf setzten auch wenn das Bild schon etwas älter ist, zumindest alles was "viele" Kerne hat müsste 64mb bekommen. Speziell bei GF hat man noch "Verbindlichkeiten" was Produktion angeht glaube ich, 12LP+ wäre allerdings sehr geil, wenn die Maske da drauf passt.

 

[Tzk]

Das Alter des Bilds sehe ich da eher als unkritisch. Der entscheidende Punkt ist doch das AMD dieses unscheinbare "+" wohl kaum als Tippfehler dort gelassen hat. Und wollte man den L3 gleich lassen, also statt 2x16mb dann 1x32mb, dann hätte man das plus auch direkt weglassen können.

Was nun 12LP+ angeht, da hat GloFo die Massenproduktion erst für 2021 und das Tapeout von Chips für H2/2020 angesagt. Ich denke nicht das da schon was im Hinblick auf Zen3 kommt. Vielleicht ja mit Zen4 und AM5?

 

[Bitmaschine]

Aha, IT-Jäger müssen den Milan erst noch schießen ... so alleine auf freier Wildbahn 🤪