Ryzen V3000 Embedded: Zen 3, RDNA 2, DDR5, PCIe 4.0 und 6-nm-Fertigung

[HWL News Bot]

Es gibt die ersten Gerüchte zu den Ryzen-Embedded-V3000-Prozessoren, die als Nachfolger der aktuellen V2000-Serie auch einen Ausblick darauf geben, was AMD für die nächste APU-Generation alias Rembrandt plant. AMD verwendete hier bisher für die verschiedenen Produktserien die gleichen Chips, nur in einem anderen Package – insofern ist es durchaus interessant, was nun schon durchgesickert ist.
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[Richard88]

Die kombination aus schnellerem ram UND rdna2, die ja bekanntlich deutlich weniger am tropf hängen klingt interessant.

 

[smalM]

TSMC verkündete kürzlich, dass man in Kürze damit beginnen wird, seinen Kunden von 7 auf 6 nm umzustellen. Daraus ergeben sich aber nicht zwangsläufig auch große Vorteile im Hinblick auf die Leistungsaufnahme, Packdichte und/oder Leistung.

Wir haben keine Ahnung, ob oder in welchem Umfang N6 gegenüber N7 abgesehen von der Produktion eine Verbesserung bringt (nur eine Flächenreduktion von 15% wurde anfangs versprochen), denn TSMC hat noch nichts zur N6 HPC Variante verlautbart und AMD ist meines Wissens nach der erste, der das nutzt.

 

[lablaka]

Die kombination aus schnellerem ram UND rdna2, die ja bekanntlich deutlich weniger am tropf hängen klingt interessant.

Dass RDNA2 in der aktuellen Desktop-Implementierung weniger am Durchsatz hängt, liegt vor allem am Infinity Cache, der in einer kleinen embedded APU höchstwahrscheinlich entfallen wird, um Die-Space zu sparen.

 

[Richard88]

Das werden wir dann sehen, wobei amd da ja auch mit ihrem neuen cache da sicher nachhelfen kann.

Damas wurde AMD für ihren HSA ( heterogenous systek architecture )Ansatz belächelt

 

[smalM]

@Richard88
Klar, in dem Bereich, in dem Rembrandt eingesetzt werden wird, sitzt das Geld bekanntlich besonders locker

 

[Richard88]

@Richard88
Klar, in dem Bereich, in dem Rembrandt eingesetzt werden wird, sitzt das Geld bekanntlich besonders locker

Na kangsam begreifst du

 

[Holt]

nur eine Flächenreduktion von 15% wurde anfangs versprochen

Wobei es bei GF beim Schritt von 14nm zu 12nm ähnlich war und das Die von Zen+ nicht kleiner als das Zen Die war, AMD diese Flächenreduktion also gar nicht genutzt hat, dafür aber mehr Takt rauskitzeln konnte. Also mal abwarten.

20 Lanes sollen die Chips anzubieten haben. Das aktuelle Cezanne-Design kommt auf 24 (16+4+4) Lanes. Dies würde zwar bedeuten, dass die Anzahl der Lanes von 24 auf 20 reduziert wird, allerdings verdoppelt sich die Datenrate durch PCI-Express 4.0.

Dies bringt aber wenig, da es meist eben keine Alternative gibt, die mit halb so vielen und dafür schnelleren PCIe 4.0 Lanes angebunden werden kann. Welchen 10GbE NIC, USB 3.2 Host Controller oder SATA Host Controller mit PCIe 4.0 gibt es denn bisher? Selbst bei den NVMe SSDs gibt es bisher zwar ein paar Modelle mit PCIe 3.0 x2, aber keine einzige PCIe 4.0 SSD die nicht 4 Lanes hätte und wenn man eine PCIe 3.0 x4 SSD an nur zwei PCIe 4.0 anbindet, nutzt es eben rein gar nichts, dass die Bandbreite auf beiden Seite gleich ist, denn diese beiden Lanes werden nur mit PCIe 3.0 Geschwindigkeit laufen und damit hat man eben bei der Anbindung dann doch nur die Hälfte der möglichen Bandbreite.

Die Rede ist hier von vier Speicherkanälen. Allerdings muss man an dieser Stelle wissen, dass DDR5 zwei Sub-Speicherkanäle pro Modul anspricht. Vier Speicherkanäle sind also mit zwei DDR5-Modulen umsetzbar.

Eben und von der besseren Bandbreite durch den höheren Takt abgesehen, sind zwei Subkanäle nicht schnelle als ein Kanal, da eben die Datenbreite bei jedem Subchannel nur 32 Bit ist, während sie von DDR bis DDR4 eben 64 Bit pro Kanal beträgt. Es wäre also Augenwischerei wenn künftig wegen der Subkanäle pro Riegel die doppelte Anzahl an Kanälen angegeben werden würde und dies scheint mir hier leider auch der Fall zu sein, denn 4 echte RAM Kanäle waren für so eine Embedded APU ungewöhnlich viel, zumal wenn man bedenkt das AMD im Fall der 3950X und 5950X sogar 16 Kerne an Dual Channel betreibt, also 8 Kerne pro Channel und beim 3990X sogar 64 Kerner mit 4 RAM Channels, also sogar 16 Kerne pro RAM Channel.

 

[smalM]

Wobei es bei GF beim Schritt von 14nm zu 12nm ähnlich war und das Die von Zen+ nicht kleiner als das Zen Die war, AMD diese Flächenreduktion also gar nicht genutzt hat, dafür aber mehr Takt rauskitzeln konnte. Also mal abwarten.

AMD hatte einfach das 14nm-Design eingesetzt und nur einen Retape-out gemacht. Damit ist ein Shrink nicht möglich, das hätte eines Redesigns mit den 12LP-spezifischen Bibliotheken bedurft. Meines Wissens nach hat AMD die bisher nicht eingesetzt, auch nicht bei den I/O-Dies.

Bei Rembrandt bleibt dann noch die Frage, ob das Designziel dabei eher bei minimierter Fläche oder eher bei maximierter Leistung lag.

Eben und von der besseren Bandbreite durch den höheren Takt abgesehen, sind zwei Subkanäle nicht schnelle als ein Kanal, da eben die Datenbreite bei jedem Subchannel nur 32 Bit ist, während sie von DDR bis DDR4 eben 64 Bit pro Kanal beträgt.

DDR5 hat keine Subkanäle, es sind tatsächlich zwei völlig selbständige Kanäle á 32bit.
Und 4 Kanäle á 32b sind schneller als 2 Kanäle á 64bit, insbesondere dann, wenn sich mehrere CPU-Cores um das RAM balgen.

Was AMD mal betrieben hat, weil sie keine andere Lösung wirtschaftlich darstellen konnten, ist nicht gerade ein besonders gutes Gegenbeispiel...

 

[Holt]

4 Kanäle á 32b sind schneller als 2 Kanäle á 64bit, insbesondere dann, wenn sich mehrere CPU-Cores um das RAM balgen.

Wenn mehr Kerne um RAM Zugriffe konkurieren, kann es schneller sein, aber die Diskussion gab es schon vor Jahren bei der Frage nach dem ganged oder unganged Modus, es hängt von der Anwendung ab was besser ist. So wie bei SSDs/HDDs wenn man diese im RAID 0 oder als Einzellaufwerke betreibt, im RAID 0 ist die maximale Transferrate häher, man braucht aber lange Zugrffe um diese aus dem RAID zu kitzeln und wenn man viele kleine, zufällige Zugriffe hat, ist es meist besser Einzellaufwerke zu haben, weil es dann unwahrscheinlicher ist, dass die Zugriffe sich gegenseitig ausbremsen. Da die CPUs immer mehr Kerne haben, es sind heute weit mehr als zu der Zeit als DDR4 eingeführt wurde, dürfte der Gedanke hinter den Subchannels genau der gewesen sein, dass sich die einzelnen Kernen eben wenigen Konkurrenz beim Zugriff auf das RAM machen, auch wenn sie dann bei jedem Zugriff weniger Daten einlesen.