AMD Genoa: EPYC-9000-Serie liefert 96 Kerne bei 360 W

[HWL News Bot]

Der häufig, mit noch nicht offiziell verfügbarer Hardware in Kontakt kommende YuuKi_AnS hat eine Tabelle über die Modelle der EPYC-9000-Serie alias Genoa veröffentlicht, sodass wir nun womöglich die im Herbst erwartete nächste Server-Generation von AMD kennen.
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[Morrich]

Wie kann denn der 64 Kerner mit höherem Takt eine 10W niedrigere TDP haben, als die beiden 48 Kerner?

 

[underclocker2k4]

Um die Leistung zu begrenzen, weil ein 64C eher thermische Probleme bekommt als ein 48C?

TDP steht nicht für Stromaufnahme, sondern ist in erster Linie eine Aussage, was an Wärme abgeführt werden kann/muss.
Am Ende wird also der 64C früher runtertakten, damit er nicht den Hitzetod stirbt, als es beim 48C der Fall ist.
Und damit gesteht AMD dem 48C eben zu, dass er mehr Abwärme abführen kann.

 

[bit64c]

Wie kann denn der 64 Kerner mit höherem Takt eine 10W niedrigere TDP haben, als die beiden 48 Kerner?

Und die gleiche TDP wie die neuen Intel i3?

 

[Holt]

Wie kann denn der 64 Kerner mit höherem Takt eine 10W niedrigere TDP haben, als die beiden 48 Kerner?

Vielleicht durch Binning, wenn also die besseren Dies in dem 64 Kerner liegen, aber man sollte nicht vergessen, dass es nur Gerüchte sind. Wobei ich die Taktraten für gering halte und wenn man bedenkt das der 16 Kerner mit 3,6GHz - 3,8GHz mit 320W so viel mehr TDP haben soll als der mit 2,6GHz bis 2,7GHz. Entweder skaliert die Leistungsaufnahme so schlecht mit dem Takt, was mich wundern würde, wenn man die Gerüchte über die RYZEN 7000 kennt, oder es liegt daran das der mit 320W TDP ja auch 256MB Cache hat, also mehr Chiplets als der mit 200W TDP, der mit nur 64MB Cache dafür wohl nur Viertel der Anzahl an Chiplets braucht.

Wobei die Angaben zum L3 Cache auch komisch sind, es soll ja wohl bei 32MB pro Chiplet und 8 Kernen bleiben, womit der EPYC 9124 dann mit 2 Chiplets auskommen würde, aber wie kommt der EPYC 9224 dann auf 24 Kerne und hat trotzdem nur 64MB? Chiplets mit mehr Kernen sollen ja erst später mit Bergamo kommen, den es dann mit maximal 128 Kernen geben soll und da wäre meine Vermutung, dass man dafür den L3 Cache halbiert hat um Platz für mehr Kerne auf dem Chiplet zu schaffen, denn zumindest bisher belegt der L3 Cache ja ungefähr die gleiche Fläche wie die Kerne und da Zen4 auch AVX-512 nativ können soll, dürfte sich dies kaum ändern. Halbiert man also den L3 Cache, so sollte dies ungefähr so viel Platz freimachen wie 4 zusätzliche (12 statt 8) Kerne belegen.

Aber auch wenn der EPYC 9224 ein Bergamo und kein Genoa wäre, also die 24 Kerne mit 2 Chiplets zu realisieren wären, würden er, sollte meine Vermutung bzgl. des Caches stimmen, dann nicht auf 64MB Cache kommen. Ich würde also mal vermuten, dass diese Tabelle noch Fehler enthalten dürfte, was bei Gerüchten ja nicht unüblich ist. Schade nur, dass im Artikel nicht klarer hervorgehoben wurde, dass es nur Gerüchte sind über die hier berichtet wird und keine offizielle Ankündigung, denn leider bringen dies viele durcheinander und meckern hinterher, wenn es doch anderes kommt.

 

[freakyd]

Ritter Sport

Quadratisch, praktisch,... nukular

 

[Silberfan]

Bin mal gespannt wann eine 128 Kern Variante rauskommt ( wenn überhaupt) . Bei 320W da wird eine Luftkühlung immer unwahrscheinlicher und eine Wasserkühlung um so wahrscheinlicher.

 

[Kullberg]

Bin mal gespannt wann eine 128 Kern Variante rauskommt ( wenn überhaupt) . Bei 320W da wird eine Luftkühlung immer unwahrscheinlicher und eine Wasserkühlung um so wahrscheinlicher.

Sehr unwahrscheinlich. Ich habe kürzlich einen Rechner mit 2x EPYC 7H12 mit je 280W gebaut. Die lassen sich problemlos mit Luft kühlen. Die sehr große Die Fläche macht die Ableitung der Wärme leicht.

 

[Holt]

Wasserkühlung ist in Servern gar nicht so unüblich und ich denke schon, dass AMD auch die 128 Kern Variante (Bergamo) bringen wird und wie gesagt würde ich da von einem halbierten L3 Cache ausgehen. Nicht jede Anwendung profitiert von viel Cache und für diejenigen die dies tun, hat AMD ja die Varianten mit 3D V-Cache im Programm. Es macht also Sinn das Programm auch zur anderen Seite hin zu erweitern und Varianten mit weniger Cache aber dafür mehr Kernen anzubieten.

Außerdem plant Intel auch etwas ähnliches, nämlich Xeons nur mit e-Kernen, eben für Anwendungen die vor allem von vielen Kernen profitieren:

Intel Discloses Multi-Generation Xeon Scalable Roadmap: New E-Core Only Xeons in 2024

www.anandtech.com

Sapphire Rapids-SP soll bis zu 56 Kerne bekommen und 4 e-Kerne nehmen so viel Platz ein wie ein P-Kern, womit so ein Xeon nur mit e-Kernen dann bis zu 224 Kerne haben könnte.

 

[pillenkoenig]

durch die chiplet-bauweise wurde man sehr flexibel was den ausbau der CPU angeht und konnte diese guenstig hoch skalieren.
durch den 3D cache erhaelt man jetzt zusaetzliche flexibilitaet was den cores-cache tradeoff angeht.

intel kann dafuer die SC-MC performance sehr flexibel gestalten, durch das verhaeltnis von E zu P cores.
das braucht AMD auch noch.


Aus P-chiplets, E-chiplets, P+E chiplets waehlen und dann nach bedarf noch extra-L3 oben drauf. damit koennte man vom 15-w notebook bis zum 500-core computing monster alles abdecken.