Die IPC-Leistung soll aber massiv gesteigert worden sein
Die Neoverse N1 Cores sind die Servervariante des Cortex-A76 und der stammt aus 2018. Alles andere als eine massive IPC-Steigerung wäre eine böse Überraschung.
Ampere Computing bewirbt vor allem die Unterstützung von Bfloat16, wenngleich dies auch bei Intel möglich ist und eine Format-Änderung, wie sie bei AMD notwendig wäre (von FP16 in Bfloat16), kein besonders großer Nachteil wäre.
Vielleicht sollte sich der Autor mit dem Unterschied von FP16 und Bfloat16 auseinandersetzen.
Es sei übrigens erwähnt, daß ARM Bfloat16 seit V1 & N2 ebenfalls unterstützt.
Und da wir schon mal bei Neoverse sind: Siryn wird doch nicht etwa so eine halb-custom Variante des Neoverse
V1 oder N2 sein? Gucken wir mal, was da noch so an Infos zur internen Struktur und zum unterstützten Befehlssatz rüberkommt...
Update:
Der Chip beherrscht Memory Tagging. MTE ist ARMv8.5 oder ARMv9.0 und bedarf einer engen Verzahnung mit dem Interconnect.
Kann das AMBA CHI das überhaupt mit nicht-Arm-Designs?
LLVL Scheduler für AmpereOne
Sieht nicht wie ein typisches ARM-Design aus.
Insbesondere Branch und ALU auf einem Executionport gibt es, glaube ich, nur beim E65-Core.
Oder haben sie sich etwa von Chandler unter die Arme greifen lassen?
