Chip-Analyse: Wie AMD mit Zen 4c doppelte so viele Kerne aufs CCD bringt

[HWL News Bot]

Am 13. Juni wird AMD unter dem Motto "AMD Data Center and AI Technology Premiere" einen Datacenter-Event veranstalten, bei dem es vor allem im Neuigkeiten rund um den Serverbereich geht. Erwartet wird, dass AMD seine für Cloud-Anwendungen optimierten EPYC-Prozessoren mit Codenamen Bergamo vorstellt und auch zum Beschleuniger MI300A sollte es weitere Informationen geben.
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[Nozomu]

Rückschritt? Echt AMD?

 

[sch4kal]

Rückschritt? Echt AMD?

Find ich nichmal, Zen4c Kerne dürften trotzdem schneller als die aktuellen E-Cores sein. Nur das mit der Beschränkung der maximalen Boosttaktraten, auch für nur wenige Kerne, finde ich etwas doof.

 

[Don]

Man hat halt nur ein bestimmtes TDP-Limit mit dem man arbeiten kann für den SP5. Damit kann man die die +50 % an Kernen eben nicht so schnell arbeiten lassen.

 

[Zyxx]

Diese Epycs sind nicht für den normalen Heimanwender gedacht.
Es gibt mehr als genügend Kunden die mit weniger Boost aber mehr Kernen besser rechnen können.

 

[Don]

Vor allem ist eine es berechenbare Leistung die man hier auf 128 Kernen bekommt. Damit können die Hyperscaler besser rechnen als mit einem Boost auf einer gewissen Anzahl an Kernen.

 

[Holt]

Zen4c Kerne dürften trotzdem schneller als die aktuellen E-Cores sein.

Klar aber sie sind laut Golem auch nur 35% kleiner als Zen4 Kerne:

Alle Änderungen zusammen machen die Zen-4c-Kerne im Vergleich zu Zen 4 rund 35 Prozent kleiner.

Im Gegensatz dazu bringt Intel bei Alder und Raptor Lake 4 e-Kerne auf dem gleichen Platz unter den ein P-Kern belegt, die e-Kerne sind also 75% kleiner. Für mehr IPC braucht man aber eben auch mehr Transistoren und so nur einem Viertel der Transistoren bekommt eben keine so gute IPC, auch wenn dies Verhältnis natürlich bei weitem nicht linear ist und man eben auch Transistoren für hohe Taktraten braucht, eben um z.B. die Signale zu verstärken und AMD bei Zen4 ja auf diese und eine für den Takt optimale Anordnung zugunsten eines geringeren Platzbedarfs verzichtet. Dies sollte sich nicht negativ auf die IPC auswirken, der kleinere und einfacher aufgebaute Cache aber schon.

Wichtiger ist allerdings eine neue Entwicklung von TSMC, die AMD nutzt: Die Caches verwenden nicht den klassischen Dual-Port-SRAM, sondern eine Pseudovariante.

Während bei echtem Dual-Port-SRAM gleichzeitig gelesen und geschrieben werden kann, ähnelt die Neuentwicklung Double-Data-Rate-Speicher (DDR-RAM): Hier werden die Bits zunächst bei der steigenden Taktflanke gelesen, bei der fallenden geschrieben.

Das spart pro Bit ein Viertel der Transistoren, statt acht reichen sechs. Außerdem werden pro Bit nur noch zwei statt vier Leitungen benötigt, eine Steuerlogik schaltet zwischen Ein- und Ausgang um.

Diese Epycs sind nicht für den normalen Heimanwender gedacht.

Eben und Unternehmen sollten schon wissen wie ihre Anforderungen sind. Im Zweifel macht man eben eine Teststellung, sowas haben wir schon vor knapp 20 Jahren getan, damals sind wir noch persönlich zum Systemhaus gefahren, haben die SW dort auf Server aufgespielt und Test gefahren um die Performance zu ermitteln. Heutzutage macht man sowas übers Internet noch einfacher und schneller, es muss also niemand raten ob dies oder jenes Modell für ihn besser passt.