Bandbreite hinter PLX Chip?

[AliManali]

Hi

Habe folgende Mainboards:

Da steht bei den PCIe Bandbreiten immer was von Gb. Müsste das nicht korrekt GB, bzw. GB/s heissen? Auffällig dabei ist, dass beim Durchsatz zwischen den X540 immer bei 8 Gbit/s Schluss ist. Hat das was mit der PCIe Bandbreite zu tun? Die müsste ja meiner Meinung nach erheblich höher sein, also 5 GByte/s an einer x8 Karte? Die CPU langweilt sich in der Zeit. Wobei kann auch was mit dem Provider zu tun haben, habe auch am WAN vom Modem meist "nur" 8 Gbit/s.

Möchte dem System noch zwei weitere Karten hinzufügen. Eine Quad GbE am Chipsatz und eine SFP+ Karte mit 10 Gbit hinter dem PLX.

Gruss und danke

 

[Holt]

Da steht bei den PCIe Bandbreiten immer was von Gb. Müsste das nicht korrekt GB, bzw. GB/s heissen?

Nein, die 8.0Gb sollen nur aussagen, dass es eben PCIe 3.0 Lanes sind. Wie viele GB/s es dann sind, hängt von der Anzahl dr Lanes ab und man muss natürlich auch noch die Bitkodierung abziehen.

Auffällig dabei ist, dass beim Durchsatz zwischen den X540 immer bei 8 Gbit/s Schluss ist.

Nein, bei den x540 steht doch 5.0Gb, die haben ja auch nur PCIe 2.0 Lanes und der PLX Chip wurde auch nur eingesetzt, damit die auch wirklich mit allen 8 PCIe 2.0 Lanes angebunden werden können.

Möchte dem System noch zwei weitere Karten hinzufügen. Eine Quad GbE am Chipsatz und eine SFP+ Karte mit 10 Gbit hinter dem PLX.

Das sollte kein Problem sein. Pro 10GbE Port kommt man maximal auf etwas über 1GB/s an Datenverkehr und damit etwas mehr als eine PCIe 3.0 Lanes real (also nach Abzug aller Overheads des Protokolls) leisten kann. Da reicht die Anbindung des PLX Chips mit 16 PCIe 3.0 Lanes also locker für 7 10GbE Ports aus. Da eine PCIe 3.0 Lanes eben nicht ganz genug Bandbreite für einen 10GbE Port hat, braucht der X540 ja auch 8 PCIe 2.0 Lanes, da schafft jede Lanes knapp über 400MB/s und 4 Lanes würde nicht reichen, da es aber eben nur 1, 2, 4, 8 oder 16 Lanes sein müssen, hat Intel dann 8 PCIe 2.0 Lanes genommen, aber der X540 kann deren Bandbreite eben längst nicht voll auslasten.

 

[AliManali]

Ach so, das steht pro Lane. Und die X540 sind mit PCIe 2.0 angebunden. Dann macht das natürlich Sinn. Hatte zuerst Bard dazu befragt, und war nacher nur noch verwirrter. Darauf, dass die das pro Lane angeben muss man erst mal kommen. Vor allem, wenn man nicht im Hinterkopf hat, dass diese mit PCIe 2.0 angebunden sind. Gute Güte. Zum Glück gibt es noch einen @Holt, der da durch sieht.

Also sollte ich da PCIe mässig keinen Flaschenhals haben. Da bin ich schon mal beruhigt. Dachte schon, omg was für eine Fehlkonstruktion, diese X540.

 

[Holt]

Also sollte ich da PCIe mässig keinen Flaschenhals haben.

Nein, am PLX Chip nicht, allenfalls am Chipsatz, der ist ja auch nur mit PCIe 2.0 x4 angebunden, aber eine Karte mit 4 1GbE Ports wird diese nicht ansatzweise rausreizen, wenn Du aber da 6 schnelle SATA SSDs an den SATA Ports im RAID 0 betreibst, dann wird die Chipsatzanbindung zum Flaschenhals, denn da gehen nur etwa so 1,6GB/s pro Richtung.

 

[AliManali]

Kann sein, dass ich da dann noch einen kleinen Storage am DMI anbinde für Backups. Wäre sicher nicht verkehrt. Der wird dann aber über eine X540 gefüttert. Die Quad NIC haue ich nur rein, dass da noch paar Gbit Ports zur Verfügung stehen. Wahrscheinlich fahre ich erst mal den Kernel darüber. Und den 1 GbE Switch, wo der ganze restliche Kram drüber läuft hatte ich eigentlich vor. Das muss ich mir in dem Fall noch überlegen. Aber hauptsächlich spielt sich die Party schon über den PLX Chip ab. Dient ja als Firewall.