Frage zu den FSB-Angaben von Intels

[BoLzI]

Hi,

hab nirgends eine wirklich gute Antwort auf meine Frage gefunden, deswegen stell ich sie hier.

Also, und zwar läuft der Intel Pentium 4 ja z.B. mit einem FSB von 800 MHz oder 533 MHz. Jetzt hab ich in einem Test gelesen, das der FSB eigentlich nur 200 MHz bzw. 166 MHz hat, aber 4 Datenwörter pro Taktzyklus transportieren kann. Der DDR-Ram kann ja z.B. 2 Datenwörter pro Taktzyklus transferieren. Jetzt hab ich ne Frage zu dem Begriff Datenwörter, versteht ma darunter 0/1 Signal oder wie sieht das aus? Wäre cool, wenn jemand die Frage beantworten könnte bzw. ne Seite hat, auf der das alles gescheit erklärt ist! MFG, BoLzI

 

[cuda]

Ja, das stimmt.

QDR 800 ist in wirklichkeit "nur" 200MHz Trägersignal, bei dem eben 4 Datenwörter pro Takt übertragen werden. Darum heisst es "QuadPumped". Was unter dem "Datenwort" zu verstehen ist, weiss ich leider auch nicht. Bei QDR533 läuft der FSB mit 133MHz und nicht mit 166MHz (533=4x133MHz, 666=4x166MHz). Bei DDR ist es im Prinzip genau so, nur dass pro Takt eben nur 2 Datenwörter übertragen werden. Darum heisst es auch "DualDataRate".

'cuda

 

[[g]nex]

*klugscheißmodus an*

Double Data Rate = DDR

*klugscheißmodus aus*

Wenn ich jetzt nicht ganz auf dem Schlauch stehe ist der Datenbus
zwischen CPU und Northbridge 64bit breit. Aslo sollte ein Datenwort
16 bit lang sein.Wobei vier gleichzeitig gesendet und von der CPU verarbeitet werden.

Wenn ich Mist erzähle bitte auch klugscheißen!

 

[cuda]

Ja, stimmt. Es heisst "Double" und nicht "Dual".

ABER: Diese Datenwörter werden eben nicht gleichzeitig übertragen, sondern nacheinander auf den Trägersignal gelegt. Dann dürfte ein Datenwort 64-bit lang sein.

'cuda

 

[BoLzI]

okay, das mit dem fsb hab ich net genau nachgerechnet, muss natürlich 133 mhz sein!

jetzt ne frage zu den datenwörtern, erstens, die aktuellen prozessoren (ausser der amd 64) können ja 32-bit verarbeiten, wieso sollte das dann gesplittet werden in 4*16 bit, hat das irgend einen vorteil?

und wie sieht das dann bei amd aus, da haben wir einen reallen takt von 200 mhz fsb beim neuesten barton z.b., werden da dann 2*32bit übertragen oder 2*16 bit oder wie sieht das aus? MFG, BoLzI

edit:

hab gerade ne grafik gefunden, da sieht man, das ein double data rate signal bei dem wechsel von 0 auf 1 ein signal sendet und bei dem wechsel von 1 auf 0. also 2 datenwörter, das werden dann wohl 2*32 bit sind wie z.b. bei einem "normalen" amd.

bei dem Quad Pumped oder auch quad data rate signal werden beim wechsel von 0 auf 1 2 datenwörter geschickt und beim wechsel von 1 auf 0 2 datenwörter, d.h. beim ansteigenden 2*16 bit und beim absteigenden 2*16 bit, also insgesamt 4*16 bit = 64 bit, stimmt das jetzt so? MFG, BoLzI

 

[[g]nex]

Mit den 64bit hast du recht, aber nicht nacheinander.

Bei Intel nutzt man die steigende und fallende Flanke, also quasi
DDR, wobei man dort einen halben Takt versatz hat.
Das QuadPumped erreicht Intel durch eine, wie ich glaube, eine
Fasenverschiebung um 180° so werden alle 1/4 Takt ein Datenwort
a 64bit übertragen.

 

[cuda]

Intel P4 verarbeitet keine 64-bit Daten, er hat nur einen 64-bit breiten FSB (sprich Datenbus).

Man muss genau zwischen Datenbus und Rechenbus unterscheiden, und darf sie nicht verwechseln.

Datenbus ist die Verbindung zwischen NB und der CPU.

Rechenbus ist der interne CPU-bus mit dem die CPU rechnet.

Die Daten, die eine CPU über den Datenbus bekommt, werden zuerst gecached und so weiter. Dann werden sie verarbeitet.

Grund warum der Datenbus so breit ist, ist die Bandbreite, die bei einem P4C 6,4GB/s beträgt. Die Recheneinheit ist dann mit dem CPU-Takt getaktet.

Original geschrieben von [g]nex
...
Fasenverschiebung um 180° so werden alle 1/4 Takt ein Datenwort
a 64bit übertragen.

Bingo. Du hast das Selbe gesagt, was ich auch. Stellt Dir eine Sinusoide vor. Wenn die Kurve die X-Achse schneidet (bei Y=0) wird ein Datenwort auf den Singlaträger gelegt, dann 90° später, bei Y=1(x=90°) nochmal, dann nochmal 90° später bei Y=0 (x=180°), dann nochmal 90° später bei Y=-1 (x=270°) noch das letzte Datenwort. Dann bei 0° (anfang der Periode) wiederholt es sich nochmal. Sprich bei jedem 1/4 Takt wird je ein 64-bit Datenwort auf den Signalträger gelegt. Wenn Du es aber mit 180° rechnest, dann kommst Du für 4 Datenwörter auf 2 Takte (4x180° ist 720° bzw. 2x360°, eine Periode ist 360°). Ich hoffe ich habe es verständlich erklärt.

'cuda

 

[BoLzI]

d.h. wenn ich einen 64 bit großen datenbus hab und einen 64 bit prozessor wie den von amd habe können die eingehenden daten sofort von dem prozessor bearbeitet werden ohne den umweg über den cache. ist das dann mitunter der vorteil, den amd durch den 64 bit prozessor erzielen kann? MFG, BoLzI

Grund warum der Datenbus so breit ist, ist die Bandbreite, die bei einem P4C 6,4GB/s beträgt. Die Recheneinheit ist dann mit dem CPU-Takt getaktet.

mit bandbreite ist die höchstmögliche geschwindigkeit zwischen prozessor und speicher gemeint, stimmt das?
was meinst du mit recheneinheit, die einheit, die dann im cpu die berechnungen durchführt? ist der cpu takt dann multiplikator*fsb? wie es aussieht hast du ja davon ahnung, kannst du mir dann auch sagen, welche funktion der multiplikator hat bzw. was dieser wert im bezug auf die verarbeitung aussagt?
hat ein pentium 4 mit 3 ghz dann also 15*200? MFG, BoLzI

 

[[g]nex]

Ja der Prozessortakt berechtnet sich aus FSB und Multiplikator.

Man hat genau den FSB eingeführt als die CPU's schneller wurden als der Bustakt.

@ cuda
Yupp hast recht wahr mir gerade nich so sicher.
Hab nochmal nen Kollegen gefragt der HW design macht.

bin da nicht so drin.

Wenn man fragen darf was machst du?

 

[BoLzI]

okay, also amd kann dann nur bei 2 datenwörter pro takt setzen bzw. draufgeben und intel 4 datenwörter pro takt! werden pro datenwort 64 bit auf die leitung gegeben? d.h. ich hab eigentlich 6 leitungen zwischen nb und cpu, die dann 2^6 bit transportieren können! ist es auch denkbar, den datenbus zwischen cpu und nb auf 128 bit anzuheben? MFG, BoLzI

 

[cuda]

Original geschrieben von BoLzI

mit bandbreite ist die höchstmögliche geschwindigkeit zwischen prozessor und speicher gemeint, stimmt das?
was meinst du mit recheneinheit, die einheit, die dann im cpu die berechnungen durchführt? ist der cpu takt dann multiplikator*fsb? wie es aussieht hast du ja davon ahnung, kannst du mir dann auch sagen, welche funktion der multiplikator hat bzw. was dieser wert im bezug auf die verarbeitung aussagt?
hat ein pentium 4 mit 3 ghz dann also 15*200? MFG, BoLzI

Ja, das mit der Bandbreite stimmt. Nur nicht zwischen der CPU und Speicher, sondern jeweils zu dem nächsten Punkt in der Kette. Sprich CPU -> NB und dann NB->Speicher. Im Idealfall liegen die beiden Strecken gleichschnell, also i865, 875 oder i850/i850E Chipsätze.

Recheneinheit ist der Rechenwerk einer CPU, sprich das Teil der CPU wo die Daten verarbetet werden, also ALU-Einheiten (Arythmetic Logical Unit). Die werden dann mit dem CPU-Takt gefahren, also bei einer 3GHz CPU (200x15) mit 3GHz. Dein CPU-Takt ist das Produkt aus FSB und Multi, also 200x15=3000. Der Multi sagt dabei aus, um wieviel Fache schneller arbeitet die CPU als der FSB.

'cuda

 

[cuda]

Original geschrieben von [g]nex
@ cuda
Yupp hast recht wahr mir gerade nich so sicher.
Hab nochmal nen Kollegen gefragt der HW design macht.

bin da nicht so drin.

Wenn man fragen darf was machst du?

Ist kein Problem. Bei sowas zeichne ich mir immer ein Schaubild und versuche das ganze irgendwie mehr oder weniger logisch aufzuzeichnen. Wie jetzt bei dem FSB-Takt und Datenwörter. Dann hilft ein ungemein.

Ich mache eine Ausbildung zum Fachinformatiker-Systemintegration im 2. Ausbildungsjahr. Und ich bin auch noch ein hirnverbranter Freak.

Original geschrieben von BoLzI
werden pro datenwort 64 bit auf die leitung gegeben? d.h. ich hab eigentlich 6 leitungen zwischen nb und cpu, die dann 2^6 bit transportieren können! ist es auch denkbar, den datenbus zwischen cpu und nb auf 128 bit anzuheben? MFG, BoLzI

Ein Datenword besteht aus diesen 64 Bit, sprich pro Takt werden der CPU 256 Bit (4x64Bit ist 256Bit) Daten reingejagt, oder 32 Byte (256/8 ist 32). Wie es auf dem physikalischen Ebene realisiert ist, weiss ich leider nicht. Aber man hat auf jeden Fall mehr als nur 6 Leitungen zwischen CPU und NB.

'cuda

 

[BoLzI]

also wäre es am optimalsten wenn man einen multi von 1 hätte, also z.b. 1*3000 mhz, nur wird das von den physikalischen vorraussetzungen nicht gehen!

der bustakt war früher doch auch die verbindung von chip zu cpu, wieso wurde der nun in fsb umgenannt?

stimmt das oben mit den 64 bit was ich geschrieben habe? MFG, BoLzI

edit: tja, da merkt man das ich erst im ersten jahr bin! *g* mach auch gerade die selbe ausbildung

edit: hab ma 2 bilder angehängt zu den datenwörtern
2 Datenwörter:

4 Datenwörter:

so stimmt das ja dann, oda? sind ein datenwort dann 64 bit groß oder wie groß? MFG, BoLzI

 

[cuda]

@BoLzI: Ich muss Dich leider enttäuschen, diese Hardcore tech. Sachen lernt man nicht in der Ausbildung.

Musst Du ein Referat über Computer halten? Das haben wir im ersten Jahr (genau um die Zeit) auch gemacht.

'cuda

 

[BoLzI]

nö, interessiert mich nur, weil mich jemand gefragt hat, was der unterschied zwischen dem 800mhz fsb von nem intel ist und den 200 mhz fsb von nem amd! da hab ich gegoogelt, was zu dem quad pumped gefunden aber das wars auch schon, deswegen hab ich hier nachgefragt! MFG, BoLzI

 

[BoLzI]

d.h. bei einem amd werden dann nur 2*64 bit also 128 bit reingejagt? d.h. der cpu ist sogar mit den 64 bit noch zu langsam um alle daten, die über den datenbus kommen gleich zu bearbeiten, sondern muss immer die sachen im cache ablegen, richtig? MFG, BoLzI

 

[cuda]

Jaaa, genau, die Zeichnung ist perfekt. Wie man sieht, stimmt alles was ich gesagt habe, schön. Nur dass ich es mit einer Sinusoide gemacht habe, und auf der Zeichnung ist ein Rechtecksignal. Und BoLzI lies meine letzte Beitröge durch, da steht im Prinzip schon alles.

Wie es mit der Bandbreite bei AMD ist, weiss ich nicht. Aber theoretisch ist es so.

'cuda

 

[BoLzI]

aber wieviel bit pro takt auf die leitung gegeben werden können hängt jetzt wiederum mit der anzahl der leitungen zwischen cpu und nb zusammen, das sollte doch stimmen, d.h. gehen wir mal davon aus, das man zwischen cpu und nb nur den datenbus hat ohne irgendwelche steuerleitungen etc. dann müsste man ja 8 leitungen haben, da 128 bit pro signalwechsel geschickt werden, jetzt mal rein hypothetisch! und wenn ich mehr leitungen habe, z.b. 10, dann hab ich ja 2 hoch 10, also 1024 bit, die ich gleichzeitig schicken kann, ist das in der theorie richtig? MFG, BoLzI

 

[GrandAdmiralThrawn]

Bus

Du kannst natürlich noch weiter parallelisieren, um mehr Daten pro Takt zu übertragen, aber bei dem heute auftretenden Crosstalk zwischen den Leitungen ist das fast nicht mehr möglich.

Quad Pumped != QDR übrigens. Denn der P4 Bus kann nur im Optimalfall 4 Pakete pro Taktzyklus übertragen, denn hier handelt es sich in Wahrheit um einen Full-Duplex DDR Bus. Es können also 2 Pakete gleichzeitig gelesen UND geschrieben werden. Macht in Summe vier. Dieses Maximum wird aber nicht durchgehend ausgeschöpft, was die Effizienz des Busses nicht mit einem hypothetischen QDR Bus gleichsetzt. Ein Bus, der 4 Pakete gleichzeitig in eine Richtung übertragen kann, wäre noch effizienter. Einer, der 4 in beide Richtungen gleichzeitig übertragen könnte, wieder ein kleines bißchen schneller usw...

Ein Datenwort sollte übrigens immer 16 Bit umfassen, so steht es in der Definition:

Bit = 1 Bit
Quad = 4 Bits
Byte = 8 Bits
Word = 16 Bits

 

[cuda]

@GrandAdmiralThrawn: Sorry, aber der P4 hat einen QDR-Bus, pfeif Dir die Specs rein. Seine "Throtlingtechnik" nutzt diesen Prinzip aus. Wenn es der CPU zu heiss wird, dann werden weniger Datenwörter pro Periode übertragen.

Was das "Datenwort" angeht, denke ich nicht, dass Intel-Datenwort was mit der Definition von dem "normalen Datenwort" zu tun hat. Ich denke hier ist unter "Datenwort" eher sowas wie "Datenpaket" zu verstehen.

Nun zurück zu der Frage, wie viele Leitungen man braucht. Es kommt drauf an, wie man überträgt. Häppchenweise oder alles auseinmal.

Wenn man alles auf einmal überträgt, dann braucht man entweder 64+1 Leitungen (+1 ist Rücklauf, oder Masse) oder 128 Leitungen, wenn man pro Leitung eine Masse haben will, was bei diesem Geschwindigkeiten eher Sinn macht, wegen CrosTalking (NEXT und FEXT).

'cuda

 

[GrandAdmiralThrawn]

QDR?

@GrandAdmiralThrawn: Sorry, aber der P4 hat einen QDR-Bus, pfeif Dir die Specs rein. Seine "Throtlingtechnik" nutzt diesen Prinzip aus. Wenn es der CPU zu heiss wird, dann werden weniger Datenwörter pro Periode übertragen.

Die Throttelingtechnik? Die beeinflusst doch nur den Kern, aber nicht das Busprotokoll, das wäre auch ziemlich sinnlos. Der Bus kann auf jeden Fall KEINE 4 Pakete pro Takt lesen, oder 4 Pakete pro Takt schreiben. Er kann nur 2 schreiben und gleichzeitig 2 lesen, meiner Auffassung nach entspricht dies aber nicht exakt der Definition von "QDR".

Ich werde das entsprechende Paper suchen, auch wenns etwas dauern könnte. Ich habs nicht mehr auf Anhieb bei Intel finden können.

 

[BoLzI]

also, habe mich jetzt mal mit dem amd und dessen übertragungsart befast, und der hat ddr, also 2 datenwörter, wie ich vermutet habe! hab ich bei der c't gefunden:

Dank FSB400 mit 200 MHz Taktfrequenz überträgt der Frontsidebus 3,2 GByte/s.

das mit den 3,2 gbyte/s beweisst dies damit auch, da der pentium 4 mit quad pumped ja 6,4 gbyte/s hat, also genau das doppelte.

aber jetzt hab ich ma echt ne entscheidende frage. also, obwohl intel es schafft, 4 datenwörter pro taktzyklus zu senden, hyperthreading hat und fast 1000 mhz mehr effektiven cpu-takt liegen die intels trotzdem nicht so extrem eindeutig vor einem barton 3200+ z.b. kann mir jemand erklären, woran das liegt? liegt das nur an den algorithmen die amd benutzt, sind die so effektiver als die von intel?

und noch ne frage zur bandbreite, wie genau wird die angegeben, alle stationen zusammen addiert, also die station cpu->nb und nb->speicher oder wie? MFG, BoLzI

 

[GrandAdmiralThrawn]

P4

NB => RAM wenn man von "Speicherbandbreite" spricht, CPU => NB wenn man von "Busbandbreite" spricht. Beim Athlon64 relativiert sich das auf CPU => RAM.

Die Langsamkeit des P4, bzw. dessen niedrigere IPC (Instruction per Clock) liegt an seiner überlangen 20-Stufen Pipeline. Diese ist zwar ideal für Instruction-Level Parallelismus geeignet, aber es gibt da das sogenannte "Stalling" Problem. Dieses tritt auf, wenn eine Control-Transfer Instruktion (Call, Brach, Trap) ausgeführt wird.

Dann müssen alle vorangehenden Befehle aus der Pipeline für nichtig erklärt werden, und die Pipe wird neu "befüllt". Je länger die Pipeline ist, desto fataler wirkt sich ein Stall aus. Noch dazu: Je länger die Pipeline ist, desto wahrscheinlicher ist leider auch ein Stall.

Beseitigen läßt sich dies nur mit Softwareoptimierungen, daher spricht man auch so oft von P4 optimierten Programmen und Spielen. Dafür skaliert der P4 wesentlich besser, denn je länger die Pipe, desto mehr MHz kannst rausquetschen. Wobei ich noch nicht herausgefunden habe, wieso das so ist. Es gibt Infos dazu, aber die hab ich mir nie angesehen.

 

[BoLzI]

also mit ipc ist eigentlich die effektivität von leistung zu takt gemeint, oder?

mit den pipelines sind die pipes zwischen nb und cpu gemeint oder die pipes innerhalb des cpu?


hab ma ne geile erklärung zu dem von dir geschriebenen gefunden.

Eine der Schlüsselimplementierungsmethoden zur Steigerung der Leistungsfähigkeit heutiger Prozessordesigns ist die Pipelineverarbeitung, bei der mehrere Befehle überlappend abgearbeitet werden und so auf Instruktionsebene ein höherer Grad an Parallelität (engl. instruction-level parallelism ILP) erzielt werden kann. Die hauptsächliche Beschränkung dieses Parallelismus sind bedingte Verzweigungen im Programmkode, die den geradlinigen Fluß des Befehleholens und -ausführens unterbrechen. Da jeweils erst deren Bedingung aufgelöst und die Zieladresse berechnet werden muß, bevor die Zielinstruktion eingelesen werden kann, sind vom Prozessor Wartezyklen zu generieren (engl. pipeline stalls). Das Verschwenden von Taktzyklen bei jedem Verzweigebefehl ist ein signifikanter Verlust und hat somit einen negativen Einfluß auf die Prozessor-Performance.

Um diese Verzögerungen zu minimieren und damit die Parallelität zu erhöhen, wurden diverse Mechanismen der Verzweigungsvoraussage (engl. branch prediction) entwickelt, welche die Richtung der Verzweigungsinstruktion vorherzusagen versuchen und die Instruktionen an der prognostizierten Zieladresse holen, dekodieren und (tentativ) zur Ausführung bringen, noch ehe das tatsächliche Verzweigungsziel aufgelöst wird. Unglücklicherweise führt eine falsche Voraussage zu noch größeren Verzögerungen, da die bereits errechnteten Zwischenergebnisse wieder zu löschen sind, die Pipeline teilweise zu entleeren ist (engl. pipeline flush) und der Verzweigungsbefehl neu aufzusetzen ist. Diese Geschwindigkeitsverluste verstärken sich umso mehr, je tiefer die Pipelines sind und je mehr Befehle in einem Maschinenzyklus in den modernen superskalaren und superpipelined Architekturen gestartet werden. All diese Entwicklungen erhöhen die Wichtigkeit von Hardwaremethoden zur Reduzierung von Verzweigungskosten durch möglichst hohe Voraussagegenauigkeit.

wenn ich das richtig verstanden habe, ist zum einen das Problem, das Programme möglichst einfach und mit möglichst wenig Verzweigungen aufgebaut sein sollen, damit der Prozessor möglichst wenig falsche Berechnungen anstellt. Ausserdem ist wie gesagt der Algorithmus des Herstellers wichtig, je besser der zugeschnitten ist desto eher trifft eine richtige Vorraussage zu, stimmt das? MFG, BoLzI

 

[cuda]

Wenn du zu Software Fragen hast, dann frag am besten DarkAngael. Sie ist Softwareentwicklerin und kann dir da bestimmt mehr sagen über das Thema als wir. Sie programmiert Software für die Steuerung von Motoren und kann dir bestimmt sehr viel über Hardwarenaheprogrammierung erzählen.

Schreib ihr eine Mail. Sie hat zwar den Forum verlassen, aber steht auch bei den Fragen zur Verfügung.

'cuda

 

[BoLzI]

jo, die frage ist ja nicht wirklich so softwaremässig, vielleicht weiss ja der grand admiral, ob meine aussage stimmt! MFG, BoLzI

 

[scheich Abdul]

Hi Leute

man, für aussenstehende Noobs sieht des aus als ob hier en paar leute zu viel Zeit hätten, nenn man dann wohl Freaks kann mich da auch dazuzählen, aber nicht umbdeingt zu CPU Experten,

Meine eigentliche Frage ist, am ehesten wohle an 'cuda gestellt:
Gibt es zu diesem Thema irgendwecleh Bücher ode Seiten die ihr empfehlen könnt, ich hba davon null Ahnung und steig da noch nich so ganz durch bei euren erklärungen und mich interressiert des Thema, da ich vielleicht Informatik studieren will, wäre Wisssen auch nicht schlecht.

Ihr scheint euch da ja ganzschön reingesteigert zu haben, nur so komm ich zumindest zu soclehn teifgehenden Diskusionen über andere Themen mit en paar Kumepls in der Schule, mann muss elider von Anfang an dabei sein um des richtig zu vertsehen,
Wir hatten des gleiche mal mit den Grundsätzen der Relativitätstheorie, oder eher Verstehensansätze haben wir versucht zu finden, war ne ganz funny Diskussion, die andren haben gar nichts geblickt.

@cuda: machst du ne Ausbildung bei der Telekom als Fachinformatiker, en Kumpel von mir macht die gleiche Ausbildung in Ulm bei der Telekom, is erst im ersten lehrjahr und musste auch in den ersten 3Monaten ein Referat halten.

cu Scheich Abdul

 

[cuda]

Also zu diesem Thema lese ich am liebsten einfach die Specs von den CPUs, denn da steht nun wirklich alles drin und auch sehr gut erklärt, mit allem Grafiken und so. Das Problem ist (bzw. könnte sein) ist die Sprache. Wenn Du auf Intelseite geht, dann bekommst Du wirklich alles, nur halt auf englisch. Ist kein grosses Problem, nur es nimmt sehr viel Zeit in Anspruch und ist wirklich nicht sehr leicht zu verstehen, aber wenn man will geht ja wie bekannt alles.

Nein, zum Glück bin ich nicht bei Telekom. Ich bin bei einer Entwicklungsfirma, die Soft und Hardware für Automobilbereich entwickelt. Den Referat musste ich aber von der Schule aus halten. Wir haben uns einen Rechner angeschaut, festgestellt was er so alles drin hat und Gruppen gebildet. Jede Gruppe hat dann quasi eine Aufgabe bekommen. Meine Gruppe hat sich eben für "SCSI" entschieden.

Naja, bei Relativitätstheorie ist es so eine Sache, entweder man versteht sie relativ leicht oder eben nie.

'cuda