Auch da liegt die Vorstellung zugrunde, dass tatsächlich ständig der gesamte RAID0-Verbund mit voller Bandbreite mit der CPU bzw. dem RAM kommunizieren muss.
Muss er aber äußerst selten. Und auch wenn man 2 bis 3 M.2-SSDs phne RAID0 nutzt, kommunizieren diese eher untereinander als über CPU und RAM miteinander.
Außerdem ist RAID0 bei SSDs sinnlos. Die Latenzen werden schlechter, dafür steigen die sequentiellen Transferraten auf beeindruckende Werte - wovon man nur dann was merkt, wenn man ständig gigantische Dateien hin- und her schiebt. Die zufälligen Zugriffe werden auch eher schlechter als besser.
Man muss auch mal sagen, dass niemand eine bessere Lösung hat. Die letzten hochgeschwindigkeitsverbindung für diesen Zweck waren AMDs Hypertransport und Intels Quickpath. Beide sind extrem ähnlich, AMD hat bei den letzten Bulldozer-Opteron 6,4GT/s (->3,2GHz x 16-Bit x 2 = 12,8 GB/s), Intel hat bei Haswell-EP/EX 9,6GT/s (->4,8GHz x 16-Bit x 2 = 19,2 GB/s), wobei beide FullDuplex unterstützen. Theoretisch kann HT auch 32-Bit, wurde aber nie umgesetzt.
AMDs AM3+-CPUs binden den Chipsatz so an, hier sitzen aber auch noch die PCIe-Lanes für die Graka darin, so dass HT deren Kommunikation mit der CPU seit PCIe3.0 die Grakas eher ausbremst (12,8GB/s vs. ~16GB/s bei PCIE3.0 x16). Bei Intel gibt es das nurnoch bei Xeons für Multi-CPU-Systeme, auch wenn die CPUs der S2011(-3)-Plattform die nötige Technik auch noch haben dürften. Es wird ansonsten nur zur Kommunikation der CPUs untereinander eingesetzt.
Warum benutzt man nicht einfach diesen Bus zur Anbindung der Chipsätze? Weil es nicht nötig ist bzw. sich nicht lohnt! Dank der jeweils auf 4xPCIe basierenden Verbindungen spart man sich im DIE die ganze aufwendige Technik und es reicht trotzdem. Es wäre wahrscheinlich effizienter, die Anbindung auf 8x, 12x oder 16x PCIe zu erhöhen, als nur für diese eine Verbidung zwischen CPU und Chipsatz die Transistoren für den ganz anderne BUS zu nutzen.
Zu Zeiten von Athlon 64 vs Intel Pentium/Core2 war HT aber einfach genial. So konnte man einfach einen HT-Tunnel mit beliebig vielen PCIe-Lanes mit einer beliebigen Southbridge als Cave kombiniert werden. Nvidia hat seine Chipsätze als Cave mit ausreichen PCIe-Lanes für normale Systeme konzipiert und konnte so einfach einen Tunnel mit 16 weiteren Lanes für SLI mit 2x16 Lanes dazwischenpacken. Mit einem Chip mit Frontsidebus, PCIe und HT konnte man die AMD-Chips sogar auf der Intelplattform als Southrbidge verwenden.
AMD hingegen hat seit eh und je (fast) alle PCIe-Lanes in den Tunnel als Northbridge gepackt und davon mehrere Varianten entwickelt, während es meits nur eine, später zwei Southbridges gab.
Man könnte so auch heute noch auf ein und derselben Plattform mit weniger als 32 Lanes in der CPU diese beliebig erweitern.
