Mehr Cache im Base-Tile: Intel arbeitet an konkreten Lösungen

[HWL News Bot]

In einer Fragerunde mit Intel CEO Pat Gelsinger wurde dieser gefragt, ob Intel an einer Technik wie AMDs 3D V-Cache arbeitet. Diese Frage beantwortete Intel grundsätzlich mit einem "Ja", aber in den vergangenen Stunden wurden zahlreiche Meldungen veröffentlicht, die wir etwas einordnen wollen.
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[Spieluhr]

Meiner bescheidenen Meinung nach sollte Intel konsequent den Weg der E-Core Effiziency Kerne weiter verfolgen und über entsprechende Die Shrinks (Angström usw.) die Fertigungsprozesse immer weiter perfektionieren.

..wer, außer Intensiv Gamer, braucht schon so einen Huckepack-Cache. Die welche es brauchen dürfen ja gerne weiterhin zu den X3D Prozis greifen.


edit: Sorry, konnte ich mir nicht verkneifen aber RAMBO (Random Access Memory, Banwith Optimized) Cache klingt dann doch irgendwie brachialer als nur "X3D" (da muss ich immer an R2D2 denken).

 

[Holt]

Die Frage die sich uns allerdings stellt, während der SRAM bei Ponte Vecchio als L2-Cache genutzt wurde, beschreibt das Adamantine-Patent ihn als L4-Cache.

Einen L4 Cache gab es ja schon bei den Boardwell Desktop CPU und da war er für die CPU Kerne und die iGPU nutzbar, später auch immer wieder Modelle damit wo es teils wohl anderes war und nur die IGPU darauf zugreifen konnte. Aber das war damals ein eDRAM und kein SRAM und hatte damit mehr Latenz.