SK hynix stellt ersten DDR5-DRAM vor

[HWL News Bot]

SK hynix hat seinen ersten DDR5-DRAM angekündigt. Nach der Ankündigung der Entwicklung von 16-Gigabit-DDR5-DRAM im Jahr 2018 sieht sich das südkoreanische Unternehmen damit gut aufgestellt, den Markt mit DDR5-Speicher versorgen zu können. SK hynix hat inzwischen zahlreiche Validierungs-Tests durchgeführt, so dass eine Kompatibilität zu allen DDR5-Lösungen gewährleistet sein soll.
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[DeckStein]

Alles sehr interessant.

 

[Shevchen]

Es geht so langsam los. Wenn die ersten Module so langsam für die Desktop Nutzer aufschlagen, kommen dann auch die CPUs dafür. Wird aber wohl wie immer noch +1 Jahr für die OC Teile dauern - von daher alles ganz entspannt. (Außer für unsere RAM-Overclocker)

 

[pescA]

Starten wird DDR5 mit DDR5-4800 bis DDR5-5600 und wäre damit fast doppelt so schnell wie DDR4. [...]
Wie in einem RAID0 für Festplatten und SSDs wird ein DDR5-Modul dann über zwei jeweils 32 Bit (2x 40 Bit mit ECC) breite Datenkanäle angesprochen. DDR4 arbeitet mit einem 64 Bit breiten Bus.

Bedeutet dies nicht, dass die Anzahl an Transaktionen zwar erheblich steigt, die Menge an Daten pro Transaktion jedoch halbiert wird?
Wann das der Fall ist, hat DDR5-4800 die gleiche Datenrate wie DDR4-2400. Durch die Parallelisierung der Anfragen würde jedoch die Latenz sinken, da nicht auf ein "großes" 64bit Paket gewartet werden muss, wenn nur 32bit ausgelesen werden.

 

[underclocker2k4]

Wir reden hier von einer Busbreite.

Wenn die Übertragung von 1bit 1ns braucht, dann dauert die Übertragung von 32Bit bei einem 32Bit breiten Bus 1ns und bei einem 64Bit breiten Bus brauchen 64Bit auch 1ns. Woher steigt deiner Meinung nach die Latenz? (gleiche Taktrate vorausgesetzt)

Ergo, die Paketgröße ist egal, da die Bits eines Paketes nicht seriell übertragen werden, sondern parallel.

Tendenziell steigt eher die Latenz, da man am Ende die beiden "Kanäle" synchronisieren muss und das kostet Zeit und hat damit Auswirkungen auf die Latenz.
Das Spiel macht man, da man bei solch hohen Taktraten nicht mehr sicherstellen kann, dass die (parallelen) Bits in einem gewissen Zeitfenster (in Relation zur Signallaufzeit) ankommen.
Das ist auch der Grund für SATA/SAS.

Merke:
DDR4 = 1x 64Bit Busbreite
DDR5 = 2x 32Bit Busbreite

Das schlägt sich auch auf die Möglichkeiten der Zellanordnung nieder, was auch da wieder die Komplexität reduziert.
Am Ende ist es quasi eingebauter Dualchannel mit Vor- und Nachteilen.

 

[pescA]

Meine Annahme der geringeren Latenz ergibt sich aus der Aufteilung in 2x32bit. Wenn auf einem Channel zB ein row refresh gemacht wird, kann auf dem anderen trotzdem eine Anfrage beantwortet werden. Oder habe ich da einen Denkfehler? Dass sie steigt, habe ich nicht gesagt.

Magst du noch kurz umreißen, warum wir von höheren Taktraten reden? Nach meinem Verständnis ist der Takt für DD5-4800 identisch mit DDR4-2400 und die Verdopeelung der MT/s entsteht durch den aufgeteilten Bus. Oder habe ich das falsch verstanden?

Viele Grüße

 

[Mo3Jo3]

Ich Checks auch nicht ganz.

Verdopeelung der MT/s entsteht durch den aufgeteilten Bus

Durch die Aufteilung und anschließende Halbierung der Bandbreite auf 32 Bit?
Das würde für mich nur Sinn ergeben, wenn die Bitbreite gleich bleibt, aber zwei halbierte Kanäle, anstatt ein ganzer soll die doppelte Leistung bringen?

 

[underclocker2k4]

Ich sage aber, dass sie steigt, zumindest in Relation.

Wie ist der Takt identisch? Von welchem Takt sprichst du?
Ich glaube, du solltest dich ein wenig in die RAM-Technik einlesen, bevor wir hier weiterreden.
Es fehlen elementare Grundlagen.
Stichworte: RAM-Takt, I/O-Takt, Burstlänge, Prefetching.

Mal ein Beispiel, warum du dich zu sehr an dem Dualchannel "aufgeilst".

Datenrate=Busbreite*(I/O)Takt*(Anzahl der Informationseinheiten/Takt)

64Bit*100MHz*1=64000Bits/s
Jetzt mal DDR:
64Bit*100MHz*2=128000Bits/s
jetzt mal TDR:
64Bit*100MHz*3=192000Bits/s

Jetzt mal halbe Busbreite:
32Bit*100MHz*1=32000Bits/s
Jetzt mal DDR:
32Bit*100MHz*2=64000Bits/s
jetzt mal TDR:
32Bit*100MHz*3=96000Bits/s

Macht man Dualchannel, nimmt man einfach die Werte eines Kanals und addiert diese einfach. (zur groben Vereinfachung kommt das auch grob hin)

Daraus ergibt sich erstmal kein Vorteil durch den Einsatz eines Dual Channel Interfaces. Da man mit dem Dualchannel die Busbreite halbiert um dann die Busbreiten der unabhängigen Kanäle wieder zu addieren. Am Ende hat man also effektiv nichts gewonnen?
Also wie kommt also die Verdopplung zu Stande?

Nun, die Formel hat 3 Parameter:
1. Busbreite
2. Takt
3. Infos/Takt
Wenn also 1. und 3. fix sind, was wird wohl also passiert sein?
Richtig, man hat die Taktrate verdoppelt. So einfach ist das. Dazu muss man auch kein Detektiv sein.
Und wie hat man das gemacht? Man reduziert durch das Dualchannel die Komplexität des Busses und gewinnt damit Luft zum Atmen und diese investiert man in Takt.
Eigentlich relativ simpel.

Das Problem ist jetzt, dass der Bus eine dermaßen hohe Bandbreite zur Verfügung stellt, dass die Zelle dies so gar nicht liefern kann. Hier greifen dann Techniken(siehe oben), die das verbessern.

Effektiv hat man die Verdopplung der MT/s durch eine Verdopplung des Busclocks erreicht. Eigentlich so wie immer, daher nichts neues. Nur ging das nicht so ohne Weiteres, daher hat man sich beholfen. Eine Maßnahme ist der Dualchannel.

Falls das einigen nicht klar ist:
DDR4 hat externe Taktraten von 800MHZ-1600MHz, wohingegen DDR5 1600MHz-3200MHz hat.
Es ist eigentlich ganz einfach.
Wie gesagt, der Dualchannel hat mit der summierten Datenrate erstmal so nichts zu tun. (die bleibt am Ende quasi gleich, da 2x 32Bit=1x64Bit ist)
Er hat aber in der Tat den Vorteil, wenn unterschiedliche Prozesse etwas aus dem RAM haben wollen, dass man daraus eben zwei Anfragen machen kann, die dann parallel laufen und diese nicht sequentiell abarbeiten muss. Dies können dann aber jeweils nur die Hälfte an Bandbreite liefern, wohingegen eine "große" die volle Bandbreite hätte.
Das macht insbesondere bei hardcore Multizugriffen Sinn. Das passiert natürlich öfter, je mehr Kerne man hat und es auch Anwendungen gibt, die eben nebeneinander laufen. Wenn man also ne 200core CPU hat und darauf z.B. viele viele VMs hat (schlägt effektiv auch schon bei weniger an), dann hat das tatsächlich einen impact auf die Latenz, das ist aber Applikation abhängig.
Bei einem Spiel kann es sein, dass dies garnichts bringt oder bei einer anderen Anwendung, kann es im Sonderfall auch zu einer Verlangsamung führen.
Ist am Ende aber auch ne Frage der Prozessaufbereitung und es Speichercontrollers.

EDIT:
Die Formel oben ist so alt wie die Informatik und wird sich auch nicht ändern. Egal ob nun SDR, DDR, QDR oder ODR, am Ende ist es immer diese Formel.
Neben ein paar anderen, wenn es um ECC.
Alles was danach kommt, sind Einschnitte durch Codierverfahren, wo man dann bei der Brutto- und Nettodatenrate ist. Das führt hier jetzt aber auch zu weit.

 

[Mo3Jo3]

@underclocker2k4
vielen Dank für die erleuchtende Erklärung!

Daraus ergibt sich erstmal kein Vorteil durch den Einsatz eines Dual Channel Interfaces. Da man mit dem Dualchannel die Busbreite halbiert um dann die Busbreiten der unabhängigen Kanäle wieder zu addieren. Am Ende hat man also effektiv nichts gewonnen?

Genau das war auch meine Überlegung

 

[Hyrasch]

Also ddr5 gut für viel I/O und parallele Zugriffe?
Was für Server.

 

[Maurise]

Ich sehe linus schon nen Server mit den 2TB DIMMs bauen...