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Aufgrund der COVID-19-Pandemie musste das diesjährige jährliche Treffen der PCI-SIG in virtueller Form stattfinden. Per Videokonferenz informierte Al Yanes, Präsident der PCI-SIG, über die aktuellen Entwicklungen im Bereich der PCI-Express-Schnittstelle.
Die finalen technischen Spezifikationen für PCI-Express 5.0 wurden bereits im Frühjahr festgeschrieben. In Kürze sollen auch die Compliance-Tests verfügbar sein und damit können die beteiligten Unternehmen ihre Hard- und Software auf die definierten Spezifikationen für PCI-Express 5.0 hin prüfen. Einige Hersteller haben bereits funktionierende PCIe-5.0-Hardware, die nun final abgestimmt werden kann.
Der Wechsel zu PCI-Express 5.0 dürfte für die meisten Hersteller recht einfach sein. Mit PCI-Express 3.0 und 4.0 wird eine 128b/130b-Signalkodierung verwendet. Die Signalintegrität wurde für den Wechsel von PCI-Express 3.0 auf 4.0 von entscheidender Bedeutung, was sich auch bei PCI-Express 5.0 in dieser Form fortsetzen soll. Wir kennen diese Problematik von den aktuellen PCIe-4.0-Plattform, die im Endkundenbereich allesamt von AMD stammen. Hier müssen die Mainboardhersteller Redriver-, Repeater- und Retimer-Komponenten einsetzen, um die Signalintegrität vom Host (dem Prozessor) bis zum Device (z.B. einer NVMe-SSD oder einer Grafikkarte) gewährleisten zu können.
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Einige Mainboards mit Z490-Chipsatz für den Sockel LGA1200, bzw. die Comet-Lake-S-Prozessoren besitzen ebenfalls solche auf die Unterstützung von PCI-Express 4.0 ausgelegten Komponenten, benötigen diese für die aktuellen Prozessoren jedoch noch nicht. Erst mit Rocket Lake-S im kommenden Jahr soll die Plattform dann PCI-Express 4.0 unterstützen.
Besonders im HPC- und Server-Segment besteht ein Bedarf nach immer höherer PCI-Express-Bandbreite. Wann die erste Hardware erhältlich sein wird, lässt sich derzeit aber noch nicht sagen. AMDs übernächste EPYC-Generation ist ebenso ein heißer Kandidat wie Intels Xeon-Prozessoren auf Basis von Sapphire Rapids.
Die Interconnect-Standards CXL und CCIX sollen PCI-Express 5.0 als Trägerstandard verwenden.
PCI-Express 6.0 wird 2021 final
Zu PCI-Express 6.0 gibt es keine echten Neuigkeiten. Der Standard soll 6.0 in seine finalen Spezifikationen überführt werden. Allerdings sind die Herausforderungen aus technischer Sicht hier deutlich höher. So werden eine Pulsamplitudenmodulation (PAM-4) und eine Fehlerkorrektur (RS-FEC) zum Einsatz kommen.
PCI-Express 6.0 wird Datenraten von 64 GT/s auf 16 Lanes ermöglichen. Dies entspricht einer weiteren Verdopplung und in etwa 128 GB/s in beiden Richtungen (Overhead nicht beachtet). Das Fehlerkorrekturverfahren wird die Nettobandbreite etwas reduzierter ausfallen lassen.
Zentrale Motivation hinter PCI-Express 6.0 ist die höhere Bandbreite über 16 Lanes. Laut Al Yanes sei es zudem denkbar, dass für bestimmte Anwendungsbereiche weniger Lanes notwendig sind. So sei es denkbar, eine SSD nur noch über eine Lane anzubinden und dennoch ausreichend schnell zu sein. Besonders im mobilen Segment könne dies Kosten und Komplexität einsparen. Gerade hier spielt die Leistungsaufnahme eine entscheidende Rolle und AMD verzichtet bei den Renoir-Prozessoren aus diesem Grund auf PCI-Express 4.0. Die im Juni erwarteten Desktop-Varianten für den Sockel AM4 werden daher ebenfalls nur auf PCI-Express 3.0 setzen, während die Ryzen-3000-Prozessoren ein PCI-Express 4.0 bieten.
Pläne zu einem PCI-Express-7.0-Standard gibt es aktuell noch nicht. Es dürften außerdem noch zwei bis drei Jahre vergehen, bis wir eine großflächige Umsetzung von PCI-Express 6.0 sehen werden. In den kommenden Jahren dürften dann die ersten Revisionen für PCI-Express 7.0 auftauchen.
