Im Vorfeld des AMD Analyst Day hat [url=http://www.amd.de]AMD[/url] neben seiner Roadmap bis hin ins Jahr 2008 hin auch Details siner neue K8L Architektur bekannt gegeben. Das K8L Design ist modular aufgebaut, vom Cache hin bis zum Speicher Controller sind alle Komponenten eigentständig konstruiert. Jeder K8L Kern verfügt über 64 KB dedicated L1 Cache, gefolgt von 512 KB dedicated L2 Cache. Die Standardmodelle des K8L werden über 2 MB shared L3 Cache verfügen. Einige High-End Modelle werden hier allerdings auch mit mehr L3 Cache auf dem Markt erscheinen. Eines der wesentlichen Features des K8L wird das DICE bzw. Dynamic Independent Core Engagement sein. Dieses bedeutet im Grunde genommen nichts anderes, als das jeder Kern für sich selbst den Power-State bzw. P-State bestimmen kann. Sind nicht genügend Threads vorhanden um die Cores auszulasten, können so einzelne Cores herunterschalten und sparen so Strom. Zwar beherrschen auch Intel Prozessore diese Technik, doch reicht dies nur bis in den C-State. AMD Prozessoren sollen allerdings einzelne Kerne komplett herunterschalten können.
Durch Klick auf das Bild gelangt man zu einer vergrößerten Ansicht
Durch Klick auf das Bild gelangt man zu einer vergrößerten Ansicht
Durch Klick auf das Bild gelangt man zu einer vergrößerten Ansicht
Bisher lassen sich maximal acht Opteron Prozessoren in einem Multiprozessorsystem zusammen fassen. Diese Beschränkung ist durch die drei HyperTransport Links begründet über die jeder Prozessor verfügt. Zukünftige Opteron System mit K8L Architektur verfügen über vier 16-Bit HyperTransport 3 Links mit 2.60 GHz. Diese lassen sich auch in acht 8-Bit HyperTransport Links aufteilen lassen. Dies erlaubt nun die Verbindung von insgesammt 32 unabhängigen Kernen in einem Multiprozessorsystem mit acht Prozessoren. Alle Kerne können dabei auf den Speicher eines beliebigen anderen Prozessors zugreifen.
Durch Klick auf das Bild gelangt man zu einer vergrößerten Ansicht