Derzeit findet in San Jose das Microporocessor Forum statt und auf dieser Veranstaltung hat Intel Details über die kommenden 45 nm-Prozessoren und insbesondere den "Deep-Power-Down"-Modus verlauten lassen. Stephen Fischer, seines Zeichens Senior Principal Engineer bei Intel, erklärte wie dieser funktioniert: jeder Prozessorkern erhält ein wenig RAM-Speicher, in dem er seinen "Microarchitecture State", den Zustand des kompletten Prozessors, speichern kann. Die Spannungsversorgung dieses Speichers ist von der des Prozessors unabhängig, wodurch dieser ständig mit der gleichen Spannung versorgt wird und kein Datenverlust durch eine zu geringe Spannung auftreten kann. Erhält der Prozessor vom Betriebssystem den Befehl "MWAIT level-6", also in den "Deep-Power-Down"-Modus zu wechseln, leert dieser seinen L1-Cache und sichert seinen Zustand in den Speicher. Danach folgt eine kurze Synchronisation der beiden Kerne, bevor auch der L2-Cache entleert wird und weitere Zustandsinformationen gesichert werden. Sobald dies erreicht ist, setzt der Prozessor den Chipsatz darüber in Kenntnis und befiehlt den Spannungswandlern die Spannung abzusenken. Da die meiste Zeit bei dem Ändern der Spannung verstreicht und dies länger dauert, je größer der Unterschied ist, wird diese nur so weit gesenkt bis die Leckströme nahezu Null betragen.Wird wieder Leistung benötigt, sorgt der Chipsatz dafür das die Spannung wieder angehoben wird und setzt danach den Takt wieder ein. Sobald die PPL wieder eingerastet ist wacht der Prozessor in einer speziellen "Reset-Condition" wieder auf, stellt seinen "Microarchitecture State" mithilfe des Speichers wieder her, reinitialisiert den Cache und steht danach wieder für Berechnungen zur Verfügung.