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Brauchst du nicht.
VDDIO/MC = VDD_CPU
Je niedriger desto besser. (meistens)
VDDQ_CPU auf AMD wird automatisch durch VDDQ Training reintrainiert. Als verstecktes offset.
VDDIO & procDQ - haben eine direkte Verbindung
VDDCR_SOC & procODT haben eine direkte Verbindung
VDDG & procODT haben eine indirekte Verbidung
VMISC und VDDG haben eine direkte Verbindung. (VMISC = feeding voltage)
Vergleiche das mit Si Software Sandra
Inter Thread Latency test
Vorher und nachher.
EDIT:
30-37 auf 1.35 VDD_MEM, 1.3 VDDQ_MEM , sollte laufen
Gehe auf Hynix-M, müsste auf Hynix-A auch gehen.
Teste es mit TM5 und gebe bitte Rückmeldung welche fehler auftauchen.
Oh. Danke für das Feedback und die Tips.
Kann das am Donnerstag mal testen aber die 37er Timings und tRFC 480 sowie die 1,35v werden nur auf 6000MTs laufen. Musste die Spannung anheben um 6200MTs stabil zu bekommen.
Sind Hynix M Module.
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Kann das am Donnerstag mal testen aber die 37er Timings und tRFC 480 sowie die 1,35v werden nur auf 6000MTs laufen. Musste die Spannung anheben um 6200MTs stabil zu bekommen.
Sind Hynix M Module.
HynixM 6000MT/s brauchen für 30-36-36 , 1.3v
Das sind 30-37 für 6200 +40mV
bzw 32-37 auf der selben Spannung
Oder 6200C28-36 auf 1.45v
Ooder 6200C28-37 auf ~1.42v
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Du brauchst deutlich mehr Spannung dank deinen RRDS & RAS ideen.
Das eine war RCD+RTP
Das andere wäre eine andere Formel
RC hatte ich dann einen Rechenfehler , 37+76 = 103
Es gibt ~4-5 Möglichkeiten RAS auszurechnen.
Letztendlich ist es nur ein starting-point für das dynamische RAS.
76 ist mit Absicht höher, aber es sollte laufen.
Du kannst anstelle von RCD+RTP
Ebenso CAS+RCD+ReadBurstChop
Oder ebenso WR+RCD+WriteBurstChop
Es gibt ein paar Möglichkeiten
Bei einem Write chain, brauchst du kein RC, bei einem Read meistens schon.
Bei einem CWL+RCD(WR)+WR überspringst du RTP und brauchst weder BurstChop noch RC.
Das wichtige wäre nur dass es irgendwo innerhalb dieser Werte landet, und auf nichts warten muss.
Denn wenn keines der Formeln passt, wiederholt es den gesammten Wert bis es mal etwas findet das passt.
Nicht jeder Read ist ohne AutoRefresh und nicht jeder Read öffnet die korrekte ROW
RC zb kann länger offen bleiben.
RAS wird timebroken wenn es zu lange ist. Wenn es aber zu kurz ist wird es nicht einfach verschoben
Sondern im besten Fall geschieht nichts, im schlimmsten Fall stoppt alles und RP muss ran. Im optimal fall wird der gesammte Wert einfach nur wiederholt.
RC,
Im besten fall wiederholt er sich ~ falls zu kurz
Im anderen Fall erweitert er sich anstelle StdRefresh (RP+RAS) zu extended Refresh (RP+RAS+nächsten BurstChop) und wenn das weiterhin nicht genug ist
Kann memory ebenso erkennen ob es 1x CAS before RAS , 3x CAS Bef RAS , usw ~ verschiedene Refresh Arten dazu passen. Ein paar davon gehören micron.
Oder ebenso hat es eine Funktion von RAS-Only Refresh, welches ich dank dem "sehr langen RAS" ausnutze .
Es ist langsamer, aber es kann damit kein ROW-Miss passieren.
Ein paar davon gehen aber nur mit FGR. Zb PerBankRefresh, AMD hat dann noch einen mixed Refresh (beide soweit deaktiviert) ...
Usw~~ 🤭
// EDIT: Ich glaube ich verwechsel 1 CBR & 3 CBR ~ aber es gibt ein Refresh wenn CAS länger als RAS & wenn RAS länger als CAS wäre
// Ein Grund weswegen Leute RAS unter CAS rennen, obwohl du nicht wissen kannst welche Spalte (ROW) du aktivieren magst, wenn du nicht die richtige Zeile (column) gefunden hast.
// Somit kann RAS nicht tiefer als CAS sein, aber ... RAM ist kompliziert 🤭
76 aka CAS+RCD+Burst (8)+1 (da read) = 76
Braucht weiterhin ein RC, den keinerlei charge recovery fällt in der Formel. Weder RTP noch WR.
Und SPD Hub bzw controller wird das erkennen und auf RC warten. nun nicht direkt. RC geschieht nach fertigem RAS, nachdem RRD triggert (im Hintergrund dann)
Sprich 76+die RP müssen noch hinnein. Selbst wenn ich es absichtlich um +8(+1) verzögere. @RedF
Nichts dass im sheet gebraucht wird. Ich wollte nur mal sichergehen dass es auch wirklich stabil bleibt.
RTP ~ Read to PRE
PRE to Strobe (CAS or RAS)
RAS asks to start
CAS starts, finds it & RCD starts
RCD finishes, sensing IO gives ok for row to open and destroy mirrow'd data
Read happens
RAS finishes , closes ROW + RTP starts
RRD moves to free subchannel (same top loop repeats)
RTP stops (breathing delay)
& RP + RC starts
RP finishes in old BankGroup , sensing IO gives ok , RC finishes
Bank is officially free
Meanwhile 2nd Read is happening at the same time past RTP finishing
Und so weiter
Grob erklärt
RTP gehört mid/past read
RP ist dynamisch und wäre für den (p)recharge(back) verantwortlich. Generell nach dem Read.
RC ebenso und schließt die ROW als "fertig" ab.
RP kann sich auch vor RAS einsetzen, bei problemen - aber eigentlich ist es nach fertigem RAS.
RTP ist da, um gegen vampire current gegenzusteuern.
Ein breathing delay nach fertigen Zugriff.
Ein Read entladet die ROW, allerdings nicht komplett. *
Und bei dieser entladung gibt es einen saug effekt, welchem gegengesteuert werden muss.
Somit braucht es immer ein kleinen delay zwischen den Operationen.
Dieser kleine delay wird ebenso genützt bis strobe wieder HIGH ist und ein commando ausgeführt werden kann.
Ich müsste nachschauen, ob ich den genauen begriff für "Capacitor current soaking past discharge" finde.
Es gab einen guten Artikel darüber
* Da es diese allerdings nicht komplett entladet, und wenn commands früher dran sind als andere Fertig ~ gibt es Reads mit Autorefresh (oberer loop) und welche ohne Autorefresh
Somit gibt es dynamische Read access und dynamische RCs, mit sich selbst einsetzbaren row (p)recharge (RP). Meistens Recharge, manchmal pre'charge.
Je nachdem was Sensing I/O über den status der bank/row sagt.
Das was du gerade hast, passt perfekt
RC wäre nur RP+RAS
RAS ist RCD+RTP. RAS muss nicht unbedingt perfekt enden. Es darf sich ziehen.
Es endet wenn es denkt dass es enden muss. Ein zu kurzer Wert kann nur Probleme bereiten.
Wir haben ein super langen RAS, welcher RC überspringt und konsistent ist
Einen kurzen RAS welcher RC braucht, aber genaue timings erwartet. Terts inclusive
Und einen normalen "optimal" RAS mit autorefresh drinnen, naja mit einem verzögerten BurstChop als buffer obendrauf. Aka fokusiert für 1kb data transfer.
Anta habe dazu etwas mehr auf OCN geschrieben (RAS +2, +4, +8 usw)
Ich hab es so spät/früh am morgen gerade nicht mehr im Kopf 🤭
Beitrag automatisch zusammengeführt:
Ah wenn wir schon bei dem AM5 Thread sind
Autorefresh und Row-Miss testing. Bzw consistency testing
SiSandra Tests
Es müsste deutlich mehr auf dem OCN thread geben, aber nun ja~
Alte Daten aus Mai-Juli.
Ist die Pagefile Größe (1;2 KB) das gleiche wie memory interleaving size? Und kann man irgenwie erkennen ob man 1 KB oder 2KB braucht habe 2 * 32 Gb. Dual Rank wobei laut dir das ja nur double side eigentlich wären
Kannst du noch Empfehlungen zu den Widerständen Rtt etc. und Proc etc. geben?
@Reous wie bekommen wir den die ganzen Infos von Veii in den Startpost. Sonst gehen die in Vergessenheit. 😉. Kann auch gerne unterstützen.
Ist die Pagefile Größe (1;2 KB) das gleiche wie memory interleaving size? Und kann man irgenwie erkennen ob man 1 KB oder 2KB braucht habe 2 * 32 Gb. Dual Rank wobei laut dir das ja nur double side eigentlich wären
Kannst du noch Empfehlungen zu den Widerständen Rtt etc. und Proc etc. geben?
@Reous wie bekommen wir den die ganzen Infos von Veii in den Startpost. Sonst gehen die in Vergessenheit. 😉. Kann auch gerne unterstützen.
RTTs sind ein zu komplexes thema. Mir fehlt selbst noch etwas information davon.
Richtwerte für ODTs soweit keine.
Ändern sich "leider" jede 2. Agesa.
Viele chips können high impedance , low voltage
Manche , weak impedance high voltage.
Zumindest was die drive strengths angeht.
Letztendlich haben fast alle AM5 boards sich identisch zu benehmen, (ausnahme 1/2DPC)
Und die RTTs sind dann pro memory-vendor unique.
G.Skill hat leicht andere PCBs als Kingston, Teamgroup & Corsair
Oem Greens sind ebenso leicht anders aber nahe zu den Klevv blacks bzw western market blacks.
Die G.Skill low tier sub 7000 kits und high tier , benehmen sich ebenfalls leicht unterschiedlich.
Sich auf ein set zu fokusieren, macht eher weniger sinn.
Die Boards haben mit diesen eigentlich gut zu funktionieren.
Usw
Eine starke WR (niedrige Zahl) beinflusst weiterhin PARK & NOM
Aber mir fehlt etwas information über WR.
Den es benimmt sich zwischen ranks anders und dual sided ist generell auf UDIMM etwas abstrakt.
WTRS wäre immer -1 unter RRDS außer du benützt meinen Trick. Aka half of RRDS.
Man balanciert es mit Tertiaries.
JEDEC kann dir stabilität garantieren.
Bei meinem trick musst du dann doch etwas mehr arbeit hinneinstecken damit nichts überlappt.
Damit anzufangen bzw mit den minimums, wäre recht unüberlegt.
Minimum tRDWR wäre:
LongDelay= CAS-CWL
Formel: LD (2) +Burstchop (8) + OdtEnDly (1) + WPRE (meistens 2+)
WrPRE (≠WRPRE) ändert sich automatisch per clock und nitro settings. Startet mit 2 kann auch gerne 3-4 sein.
Auslesbar in MemTweakIT.
Micron empfielt den mininum delay +1.
Pagesize ist auf den ICs , bzw der Gruppierung auf dem DIMM PCB angesprochen durch SPD-HUB.
Interleaving size ist auf dem Interface vom Hostcontroller (CPU)
Generell ja, aber kann auch im half size laufen.
Ein Teil des Grundes weswegen Leute überhaupt FAW 16 bzw RRDS 4 zum laufen bekommen.
Obwohl es langsamer ist, da man sich zugriff zu anderen ICs wegschneidet.
Ob nun wirklich 2 MC links pro memory channel, bzw dimm hingehen
Kann dir und möchte dir soweit niemand beantworten.
Ohne diese Information bleiben BurstChop minimums auf 8. Ebenso CCDS = 8 und CCDL >/=8
Sowie den Rest der timings.
Es kann sein dass das Board darin designed wurde, allerdings Raphael aka der Host, nur einen ausgibt.
Ich bin da leider überfragt. Aber eine Bestätigung für 2x32bit links ~ aka einen pro Subchannel gab es soweit nicht.
Ebenso verneinen es die tWR und tRTP timing limits.
Ähm....nicht lachen aber Sandra hab ich bestimmt vor 8/9 Jahren das letzte mal druaf gehabt. Bin gerade (auch übersetzungstechnisch) nicht sicher ob du das meinst??
Ähm....nicht lachen aber Sandra hab ich bestimmt vor 8/9 Jahren das letzte mal druaf gehabt. Bin gerade (auch übersetzungstechnisch) nicht sicher ob du das meinst??
Alles gut
ich hätte es bei mir öffnen müssen und dir ein Tutorial schreiben wie man es zu verwenden hat
Unten auf den Trichter button, kannst du nach Lokalen-Ergebnissen filtern
Dann "rennst" du den Benchmark mit dem WiederholungsZeichen , der kleine Kreis.
und hast absolut alles geschlossen.
Jede Mausbewegung annuliert den Test.
Danach kannst du bei dem Detailiert Tab die InterThread latency vergleichen.
Sprich was von deinen Timings überhaupt verwendet werden kann, und ab welcher Datengröße es von dem L$ zu MEM leakt.
Effektiv testet es interne bandwidth und externe Zugriffszeit.
Eigentlich wäre auch die "Kryptographieleistung" interesannt ~ aber da OPCache lernfähig ist, bzw erkennt welche InstructionChains es in kleine Intructions aufteilen kann (lernfähig halt)
Würde es Ergebniss pro Ergebniss einen anderen Wert ausliefern.
^ es kann sein dass ich einen Fehler bei X3D V$ Transition State habe
Please go through part 1 of our Zen 4 coverage, if you haven’t done so already. This article picks up where the previous one left off. To summarize, Zen 4 has made several moves in the fronte…
chipsandcheese.com
Ich empfehle beide Seiten zu lesen und bei jeglichen Fragen, einfach losfragen~
Jedenfalls was du testen möchtest , ist
Ab welcher dataset size es zu memory rüberleakt (kann helfen)
Und ob niedrige memory timings überhaupt Sinn machen, wenn die meisten unserer Benchmarks so oder so im Cache passen bzw selten einen IC verlassen.
Bzw X3D V$ zwischen 150-500GB/s intern Daten hin-und-her sendet, wo der Underschied zwischen 108GB/s und 125GB/s MEM, wohl kaum etwas ausmachen mag
// Sprich weswegen sollte es überhaupt zu memory leaken, wenn es intern 3-4* so schnell ist Ich kenne schon die Antwort, aber ja~
// Teste neutral und höre nicht auf mich~
Ein langes langes Thema mit vielen Variablen
Die software ist auch unfreundlich zu benützen, aber es ist einer der lieblingstool von "unserem" AMD-XOC HQ Team
Sehr nützlich um damit CPUs zu tunen.
Ich habe ein Asus Crosshair X670E Hero und AMD 7950X. Aktuellestes BIOS installiert.
Jedes 6000MHz kit, welches ich isntalliere, läuft automatisch unter EXPO oder DOCP I Settings MCLK = 3000 MHz und UCLK = 1500MHz.
Wie ich gelesen habe, sollte bei 6000MHz kits aber automatisch MCLK = UCLK = 3000MHz sein.
Soll ich im BIOS von Auto auf UCLK = MCLK umstellen? Warum läuft das nicht automatisch?
habe mal probiert alle Werte zu übernehmen die ich hier in den letzten Posts nachgelesen und auch verstanden habe.
Seht ihr noch Verbesserungspotential?
Ansonsten wäre jetzt mein Ziel, die Spannungen so weit wie möglich zu senken.
TrrdL=12 dann trdrdrscl=5. Twtrs=7
Twtrl=24 twrwrscl=17 tRTp=12 probiers mal
Vddq =Vdd *0,94 grob keine feste Regel aber 150mv Differenz find ich bissel viel.
Bitte bei Änderungen immer ein Mem Test Programm und anschließend Gamingbenchmark. Ycruncher als Performance Gegencheck laufen lassen
Beitrag automatisch zusammengeführt:
@RedF trfc ist auch bei 65528 der jeweilige nächste Schritt 32 Punkte entfernt somit 404 und nicht 403
Ich zitiere Veii 😉 RFC if you stay with 65535 maxed, is 320,352,384,416 ~ pick one that suits you
If you want to give 65528 a try , then its 308, 340, 372 ,404
Scale both sets +/- 32. But keep values. Just test what REFI brings you most consistency (not
latency)
also ich muss zugeben die Materie ist mir etwas zu Komplex. Ich steig da nicht so richtig durch bzw. die Verknüpfungen zwischen den Werten will bei mir nicht richtig in den Kopf rein.
Da ist so eine Tabelle wie RedF erstellt schon ne coole Sache und vereinfacht bestimmt vieles.
Die Artikel die du mir verlinkt hast sind ja echt "Fachlich" und zugegeben etwas zu hoch für mich.
"Elektrotechnik" in der Art ist nicht so meins. Das hab ich schon in der Schule gehasst (und das ist ja ca 30 Jahre her).
Tut mir leid wenn ich dir wahrscheinlich nicht die richtigen Daten liefern kann. Du kniest dich hier voll rein und das find ich total klasse.
Deine Vorschläge hab ich mal angewendet aber dann lande ich in eine MemoryTrainigsschleife beim Bootvorgang ---> Clear cMos.
Es liegt an den Änderungen in der zweiten Spalte.
Deine Forumspost wo du RRDS/DL WTRS/L in Bezug zu RDRDSC_L erklärst werde ich mir nochmal einimpfen, ansonten steht es noch auf den Werten vorher bzw. auf Auto im UEFI.
Ebenfalls kann ich die Spannung von 1,35v bei 6200 30-37 nicht fahren, da rattern die Fehler bei Memtest nur so durch,. Während ich das hier schreibe läuft er mit ner Spannung von 1,38v seit ca 30 min im 8.Cycle Fehlerfrei. Temps sind auch im grünen Breich bei ca 53°C im Memtest
tRC --> 37+76 = 103 / ist übrigens 113 - hab ich mal so eingetragen.
Der Sandra Bench "Inter Thread Latency test" spuckt sowohl mit meinen vorherigen Timingeintragungen, als auch mit deinen Tips die nahezu gleiche Kurve/Durchsatz aus.
Wo da wann was "leakt" kann ich leider nicht sagen.
Hatte die Tests im Abgesicherten Modus gemacht, das da weniger Einfluss von gewissen Windows Diensten rein ballert, konnte da aber keine Screnschot machen aber die Ergebnisse exportiert und als Textdatei angehängt.
Geil! ziemlich viel neuer Input bzgl. Abhängigkeiten diverser Timings - obwohl ich teilweise verwirrt bin ob einiger Empfehlungen wie z.B. ungerade Primärtimings ^^
wäre cool wenn jemand vorher/nachher Screenshots posten würde AIDA 🙏
wenn ich meine Latenz so um weitere 1-2ns damit drücken könnte würde ich auch nochmal Hand anlegen
vielen Dank für das Feedback, probiere ich gleich mal aus.
Denn das sind Timings die ich noch auf "Auto" stehen habe.
Den Zusammenhang zwischen all diesen Timings und warum ich gerade die nun so setzten sollte habe ich aber noch nicht verstanden 😅
Wenn ich jetzt den tRFC nochmal nach unten korrigieren will, muss ich keine weiteren Timings anpassen solange ich in 32er Schritten vorgehe, oder?
Auf die Spannung habe ich tatsächlich gar nicht wirklich geachtet, lief gestern jedenfalls für ne Stunde im Anta Absolute TM5 ohne Fehler.
- Enhanced compatibility with StormPeak and Genoa, offering partial support. Thanks Forks, Seby9123 and safedisk.
- Introduced initial support for Mendocino and Phoenix.
- Optimized the refresh process for power management tables, enhancing efficiency.
- Improved support for Dali cores.
- Addressed and fixed issues with the PM table of Picasso.
- Fix saved window position out of bounds.
- Simplified the versioning scheme for better clarity.
- Improved compatibility with future unsupported AMD processors.
Trrds = 8 ist nicht das minimum ABER😅
wenn die Formel gelten sollen die uns Veii genannt hat dann muss es 8 bleiben. Wenn trdrs unter 8 geht dann kann DDR5 nicht mehr im Burst lenght 32Mode senden. Und laut Veii gibt es dann andere Regeln. Wo er auch keine Formel hat.
Twtrs ist dann somit minimum 7 da trdrs-1 außer man verwendet den Trick von Veii. Muss man aber Ahnung haben um den punkt zu treffen
Ccdl minimum 10
müsste man schauen ob folglich scl 3 dann noch bootbar bzw. Stable sind. 11müsste aber gehen da scl dann 4 wäre
Wenn du magst schick mir die excel prüfe es gerne gegen und ergänze noch andere Timings und Tipps.
Frage wo stellst du die TCKE von 16ein laut Zentimings ist tcke 0 bei mir
