Offenbar AMDs X390 und X399 Chipsatz-Diagramm veröffentlicht

[HWL News Bot]

Derzeit halten sich einige harte Gerüchte, die von einer Workstation- oder auch High-Performance-Variante der Naples- bzw. RYZEN-Prozessoren sprechen. Diese sollen 16 Kerne und 32 Threads aufweisen. Hinzu kommt offenbar ein Quad-Channel-Speicherinterface und viele wären sicherlich auch an einer höheren Anzahl an PCI-Express-Lanes interessiert.Die dazugehörige Plattform soll auf den Namen X390 und X399 hören. Den gleichen Namen sollen auch die Chipsätze tragen. Neben dem Namen sind vor allem die nun veröffentlichten...

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[Ali G]

Her damit :P

 

[DFHighSpeedLine]

Hört sich nach einer interessanten alternative für mein neues geplantes Haupt-PC-System an, mal abwarten was dabei herauskommt

 

[Holt]

10GbE lese ich gerne, aber wieso steht beim X390 bei den RAM DIMMs /16GB und beim X399 sogar nur /8GB? Sollte es wirklich so sein, dass pro Slot nicht mehr unterstützt werden? Das wäre dann aber ganz daneben, würde aber leider meinen Befürchtungen entsprechen, dass es mit der Unterstützung von RDIMM und LRDIMM nicht gut aussieht und AMD deswegen schon bei der Demo von Napels nur von 16 DB Riegeln ausgegangen ist, was das Limit für UDIMM, aber für einen Server mit viel RAM einfach lächerlich ist.

 

[Shevchen]

Mal an die Experten hier, da ich es aus dem Diagramm nicht auslesen kann:

Also kleiner Flaschenhals wurde ja in gaming-Benchmarks die IF-Schnittstelle angegeben, die zu wenig Daten schaufelt für die sich schnell ändernden Szenen an CPU und GPU zu verteilen.

Meine Frage: Ändert sich das mit X390/399?

@Speicher: War da nicht mal was von Rambus die Rede beim Zen/Ryzen? Und was ist mit AMP? Kommt da noch was?

Ansonsten sieht es sehr lecker aus. Vor allem, wenn man die Kiste sowohl zum Zocken, als auch zum Arbeiten benutzt. Servermäßig gehe ich mal davon aus, dass jede CPU 128 GB RAM unterstützt - also insgesamt 256. Macht bei 8 Slots also 32 GB Module. Obs auch so wird muss man aber gucken. Ich kann mich nur erinnern, dass bei meinem Mainboard 4 GB pro Modul stand und es dann doch 8 GB/Slot ohne Anstand gefressen hat.

 

[Gelöschtes Mitglied 198476]

Mal an die Experten hier, da ich es aus dem Diagramm nicht auslesen kann:

Also kleiner Flaschenhals wurde ja in gaming-Benchmarks die IF-Schnittstelle angegeben, die zu wenig Daten schaufelt für die sich schnell ändernden Szenen an CPU und GPU zu verteilen.

Meine Frage: Ändert sich das mit X390/399?

Ich bin kein Experte, würde aber vermuten, dass es noch schlimmer wird. Denn zusätzlich zu der Verbindung der zwei CPU-Komplexe, mit jeweils dem halben L3 Cache, kommt jetzt noch die Verbindung der beiden Dies mit jeweils 8 Kernen oder 2 Komplexen, mit jeweils dem halben Arbeitsspeicher.

 

[Shevchen]

Ich bin kein Experte, würde aber vermuten, dass es noch schlimmer wird. Denn zusätzlich zu der Verbindung der zwei CPU-Komplexe, mit jeweils dem halben L3 Cache, kommt jetzt noch die Verbindung der beiden Dies mit jeweils 8 Kernen oder 2 Komplexen, mit jeweils dem halben Arbeitsspeicher.

Hmm... scheint so, als müsste da mal tiefer gebuddelt werden. Werd auf jeden Fall Benchmarks abwarten, bevor ich hier irgendwie loshype. Die IF-Schnittstelle bei X370 kann man in Spielen noch halbwegs mit entsprechenden Optimierungen ausbügeln, so dass ich bei X370 (zu mindest in Zukunft bei gepflegten Softwareprodukten) weniger Probleme sehe - aber noch weniger relative Bandbreiten bei der IF-Schnittstelle sehe ich nicht mehr als ausbügelbar an.

Ich finde es ja jetzt schon schwer im Netz von all den Nachrichten zu differenzieren, was jetzt Ursache und was Wirkung ist - da scheint es hunderte von Meinungen zu geben. Von Linus-Tech-Tips, über Gamer Nexus, Adored TV, die bekannten größeren Hardware-Seiten + hundert Reddit-Threads mit Eigenanalysen... So ne "aufgeräumte" Analyse (vllt. mit 1-2 kleinen Benchmarks zur Visualisierungen) würde ich... sehr begrüßen *mit dem Zaunpfahl an die Redakteure wink* Das wäre echt... luxuriös. xD

 

[geist4711]

interessanter finde ich: audio-anbindung nativ an die CPU!
also keine verlinkung über den chipsatz, wenn ich das richtig sehe?
DAS wäre auch was für den kleineren sockel gewesen. da hängt, wenn ich das richtig mitbekommen habe, audio ja am chipsatz, je nach auslegung der hersteller.

mfg
robert

 

[sweetchuck]

44 Lanes, Quad Channel RAM - schon ein cooles Gesamtpaket. Habe nur etwas Schiß, daß das Teil preislich jenseits meiner Schmerzgrenze liegen wird.

 

[Tigerfox]

10GbE lese ich gerne, aber wieso steht beim X390 bei den RAM DIMMs /16GB und beim X399 sogar nur /8GB? Sollte es wirklich so sein, dass pro Slot nicht mehr unterstützt werden? Das wäre dann aber ganz daneben, würde aber leider meinen Befürchtungen entsprechen, dass es mit der Unterstützung von RDIMM und LRDIMM nicht gut aussieht und AMD deswegen schon bei der Demo von Napels nur von 16 DB Riegeln ausgegangen ist, was das Limit für UDIMM, aber für einen Server mit viel RAM einfach lächerlich ist.

Was sagst du denn nun dazu, dass der Chipsatz ganz eindeutig PCIe Lanes von Gen3 und Gen2 hat?

Ich würde sogar fast behaupten, der X390 ist mit dem X370 identisch. Er hat auch 6xSATA, 6xUSB3.0 und 6xUSB2.0 sowie 8xPCIe2.0. Die ominösen Folien zu dem AM4-Chipsätzen haben ja auch vermuten lassen, dass der X370 4xPCIe3.0 für 2xSATAe hat, woraus aber auch 2xSATA zusätzlich gemacht werden können. Ich weiss, bisher gibt es auf den gertigen Boards kaum Anzeichen dafür (abgesehen von den MSI-Boards mit nur 6xSATA, aber einem angeblich per 2xPCIe3.0 angebundenen ASM2142), aber die Ähnlichkeiten sind so frappierend und die Unterschiede so gering, dass ich hier den gleichen Chip sehe.
Bei Intel wird ja auch der X299 mit dem Z270 weithgehend identisch sein (die Displayausgänge sind ja AFAIK keine Sache des Chipsatzes mehr), wie auch X79 und X99 weitgehend mit P67 und Z97 identisch waren.

interessanter finde ich: audio-anbindung nativ an die CPU!
also keine verlinkung über den chipsatz, wenn ich das richtig sehe?
DAS wäre auch was für den kleineren sockel gewesen. da hängt, wenn ich das richtig mitbekommen habe, audio ja am chipsatz, je nach auslegung der hersteller.

Das ist AFAIK auch bei AM4 so, die kleineren Chipsätze wie X300 fügen ja nur USB2.0 und andere kleinere Schnittstellen hinzu, Audio kommt direkt ab die CPU. Die ist daher schon eher ein SoC.

 

[vinacis_vivids]

Das wäre dann aber ganz daneben, würde aber ...

Wie deine permanente Laier und Intel-Huldigungen.
Ich habe bisher nichts gesehen, wo deine Luft-Vorhersagen auch nur einen Hauch gestimmt haben.

 

[Splater]

Wäre toll wenn sie das auch mit 8 Kernern heraus bringen würden. So als alternative zu 2011-3&Co.

 

[REDFROG]

Mich würde mal die single thread Leistung eines 16core Ryzen/Zeppelin interessieren.

Äh aber wie war das mit AM4 und future proof?
Dann könnte ich glatt wieder ein mainboard kaufen.
Sollte in Passmark dann auch locker die 20.000 Punkte brechen. Und das eventuell wieder zum halben Preis zu Intel.

 

[vinacis_vivids]

AMD legt nach, auch der 12C/24T soll kommen:

AMD Ryzen CPU with 12 cores and 24 threads spotted | VideoCardz.com

 

[jolly91]

Also das gefällt mir!

 

[Pickebuh]

Kerne sind durch nichts zu ersetzten, außer durch noch mehr Kerne.

 

[Holt]

Also kleiner Flaschenhals wurde ja in gaming-Benchmarks die IF-Schnittstelle angegeben, die zu wenig Daten schaufelt für die sich schnell ändernden Szenen an CPU und GPU zu verteilen.

Meine Frage: Ändert sich das mit X390/399?

Da die Fabric in der CPU sitzt und die 16 Kerner dann aus 2 8 Kern Dies bestehen, kann sich dort kaum was ändern weil ein anderer Chipsatz verwendet wird. Der Takt der Fabric ist fest an den der RAMs gebunden, weshalb schnelles RAM bei Games auf AM4 auch so viel bringt, der Effekt dürfte aber wegen dem RAM selbst als mehr der schneller arbeitenden Fabric zuzuschreiben sein. Ob AMD nun mit einem Microcode Update die Takte entkoppeln kann, zumal bei viel RAM ja nur geringe Taktraten unterstützt werden, nachdem sie mit den Prototypen seit einem Jahr am testen sind würde es mich wundern wenn man dies nun erst machen würde, oder ob es dazu eine neue Revision des Dies braucht, wird man sehen müssen. Ich fürchte letzeres und die neue Revision dürfte noch ein wenig auf sich warten lassen, die Prototypen der 16 Kerner haben die gleiche wie die Produktion RYZEN CPUs.

Außerdem gilt was schon Wilson Wilson geschrieben hat, mit noch mehr CCX und die auch noch über unterschiedliche Dies verteilt, wird das Problem nur noch schlimmer. Gute Performance gibt es damit nur bei entsprechenden Anwendungen, also solchen bei denen die SW Threads weitgehend unabhängig voneinander arbeiten und wenig Kommunikation zwischen ihnen nötig ist, Spiele gehören da nicht dazu. Dies wird keine optimale Gamingplattform werden!

gehe ich mal davon aus, dass jede CPU 128 GB RAM unterstützt - also insgesamt 256. Macht bei 8 Slots also 32 GB Module.

Wie schon geschrieben steht da neben jedem DIMM 16GB, was auch immer genau damit ausgesagt werden soll, aber ich würde mir jetzt keine 32 GB Riegel auf Vorrat für so ein System kaufen, zumal es solche Riegel nur als RDIMM oder LRDIMM gibt und noch nicht bekannt ist, ob diese überhaupt unterstützt werden. Schon bei der Demo von Naples hatte AMD sich bzgl. des maximalen Speicherausbaus auf 16 GB Riegel bezogen, was nun aber eben keinen Sinn macht, ja geradezu lächerlich ist da kein Mensch 16 GB RAM Riegel verbaut der viel RAM in seinem Server braucht. Ein größerer RAM Ausbau wurde nur mündlich versprochen, die Folien haben nur 16GB Riegel gezeigt. Also abwarten und dann erst kaufen wenn sicher ist, was am Ende wirklich unterstützt wird!

Die IF-Schnittstelle bei X370 kann man in Spielen noch halbwegs mit entsprechenden Optimierungen ausbügeln

Wie denn? In Spielen hängt doch alles voneinander ab, wenn irgendwo etwas passiert hat dies Einfluss auf alles andere, wenn ein Spieler sich bewegt, ändert sich das ganze Szenario. Da hat man keine Chance auf die Kommunikation zwischen den SW Threads und damit den Kernen zu verzichten, man kann nur wählen ob man alle SW Threads nur auf Kernen eines CCX laufen lässt (womit es für das Spiel nur noch ein 4 Kerner wäre) oder nicht und selbst dies geht praktisch kaum, weil alle Kerne vom BIOS als ein NUMA Node gemeldet werden. Die SW weiß also gar nicht, welches Kern zu welchem CCX gehört. Die einzige Optimierung kann und muss daher sein, die Fabric zu beschleunigen, was der Anwender heute nur mit schnellen RAMs erreicht kann, dann darf er aber am besten nur 2 Single-Rank Riegel verbauen und damit maximal 16GB (Single Rank gibt es derzeit nur bis 8GB pro Riegel, auch wenn Fehler bei Geizhals was anderes vermuten lassen) bzw. dann 32GB beim 16 Kerner. Also muss AMD da beigehen und die Fabric beschleunigen und zwar unabhängig vom RAM Takt, sondern ändert sich da nichts.

Ich finde es ja jetzt schon schwer im Netz von all den Nachrichten zu differenzieren

Das ist aber nicht nur bei Computer-HW schwer und immer mehr Leute scheinen daran zu scheitern, zumal das Internet immer mehr für Manipulationen missbraucht statt für Informationen genutzt wird.

Was sagst du denn nun dazu, dass der Chipsatz ganz eindeutig PCIe Lanes von Gen3 und Gen2 hat?

Davon bin ich noch nicht überzeugt, aber selbst wenn sie da sind, was nutzen sie wenn kein Boardhersteller es nutzt, außer bei einem Board und dann auch noch um da noch mehr USB 3.1 Gen2 Ports zu realisieren? Wozu ich überhaupt USB 3.1 Gen 2 mit seinen 10Gb/s brauchen sollte, weiß ich immer noch nicht, außer dort zwei SSDs im RAID 0 anzubinden, gibt es keine HW die so viel Bandbreite an USB nutzen könnte. Es gibt nicht einmal ein DAS mit 5 oder 8 Bays welches die Schnittstelle nutzt, also was soll ich damit anfangen?

Ich würde sogar fast behaupten, der X390 ist mit dem X370 identisch. Er hat auch 6xSATA, 6xUSB3.0 und 6xUSB2.0 sowie 8xPCIe2.0.

Nur hat der SATA Controller im X370 8 SATA Ports, wenn der im X390 nur 6 hat, wäre er nicht identisch.

In den Blockdiagrammen zum X390/X399 ist von 44 PCIe 3.0 Lanes die Rede, diese kommen bei 2 Dies aber alle aus der CPU. Jeder RYZEN 8 Kern Die hat 16 PCIe 3.0 Lanes die für die Grakas sind (in x8/x8 aufteilbar) und dazu noch zweimal 4 Lanes, die einen werden meist für den M.2 Slot genommen, die anderen zur Anbindung des externen Chipsatzes. Bei zwei Dies im Gehäuse ist also alles doppelt vorhanden, es gibt also 2x(16+4+4) = 48 PCIe 3.0 Lanes von der CPU muss aber weiterhin nur ein Chipsatz angebunden werden, also gehen nur einmal 4 Lanes davon ab, macht 44.

Das ist AFAIK auch bei AM4 so, die kleineren Chipsätze wie X300 fügen ja nur USB2.0 und andere kleinere Schnittstellen hinzu, Audio kommt direkt ab die CPU. Die ist daher schon eher ein SoC.

Keine Ahnung wie Audiochips gewöhnlich angebunden werden, aber PCIe Lanes werden bei denen die Onboard sind zumindest nicht dafür gebraucht.

 

[emissary42]

Servermäßig gehe ich mal davon aus, dass jede CPU 128 GB RAM unterstützt - also insgesamt 256.

Auf den offiziellen Folien aus der Naples Präsentation waren 512GB RAM gesamt angegeben, also 256GB pro CPU. Ich würde mir darüber aber nicht den Kopf zerbrechen, da sich bei den AMD DDR3 Memory Controllern nachträglich ja auch herausgestellt hat, dass sie nicht nur 2GB und 4GB, sondern auch 8GB und 16GB Module unterstützen (welche ursprünglich mangels Verfügbarkeit nicht verifiziert werden konnten).

 

[Winchester73]

Wie deine permanente Laier und Intel-Huldigungen.
Ich habe bisher nichts gesehen, wo deine Luft-Vorhersagen auch nur einen Hauch gestimmt haben.

Er muss eben seine Post-Skill erhalten, egal wieviel scheisse er von sich gibt. Sollte, wäre, könnte, würde.... der hat einfach zuviel Zeit.

 

[Shevchen]

@Holt Ja, so ähnlich wie das was du geschrieben hast ist auch mein Eindruck - danke für die Bestätigung.

edit: Die Spieleperformance kannst du schon noch etwas tunen, in dem du Berechnungsabschnitte des Spielcodes in relevante "Häppchen" für die einzelnen Module legst. Da hört aber mein Wissen so langsam auf und vertraue da mal den echten Programmierern, die sagen "Jupp, man kann optimieren".

@emissary42 Jupp, die Folien hab ich gestern noch im Netz rumfliegen sehen mit 512 GB RAM, hatte vergessen es hier zu editieren.

Ich hoffe ja mal, dass die generell mit Version 2 von Ryzen ihre IF-Schnittstelle in den Griff bekommen - aber es scheint ja sowohl beim L2 Cache als auch beim L3 Cache noch Luft nach oben zu geben. Schade, dass der AM4 Sockel nicht mehr als 4 Lanes zur Kommunikation bereitstellt - für mich persönlich wirds dann eher X390 und V2 von Ryzen.

 

[Tigerfox]

Davon bin ich noch nicht überzeugt, aber selbst wenn sie da sind, was nutzen sie wenn kein Boardhersteller es nutzt, außer bei einem Board und dann auch noch um da noch mehr USB 3.1 Gen2 Ports zu realisieren? Wozu ich überhaupt USB 3.1 Gen 2 mit seinen 10Gb/s brauchen sollte, weiß ich immer noch nicht, außer dort zwei SSDs im RAID 0 anzubinden, gibt es keine HW die so viel Bandbreite an USB nutzen könnte. Es gibt nicht einmal ein DAS mit 5 oder 8 Bays welches die Schnittstelle nutzt, also was soll ich damit anfangen?

Den Nutzen von USB3.1 sehe ich auch nur in extremen Bereichen, wo jemand wirklich von einem externen NVMe-SSD oder einem externen RAID-Gehäuse mit wirklich vielen Platten proftiert. USB3.0 ist was tolles, wird aber auch schon kaum ausgereizt.
Ich hatte ja vermutet, dass man beim X370 4 der 8 SATA-Ports deaktiveren kann, um PCIe3.0-Lanes zu erhalten. Vermutlich kann man diese aber nicht so einfach wie bei Intel zwischen SATA-Ports und M.2-Slots oder gar USB3.1-Chips hin. und her switchen, weshalb sich fast alle Hersteller entschieden haben, die vollen 8 SATA-Ports zu nutzen. 6xSATA muss es wohl schon sein, also hätte man nur 2 Lanes Gen3 zur Verfügung, die dann auch wieder nicht viel bringen, bei 4 Lanes hätte man nurnoch 4xSATA. Nur MSI hat überall nur 6xSATA, aber einen Asmedia ASM2142, der mit einer Anbindung von 2xPCIe3.0 beworben wird (und auch nur so ggü. dem ASM1142 Sinn macht), dafür werden dummerweise nur auf einem Board die nativen USB3.1-Ports genutzt.
In dem Blockbild sind ja Gen3-Lanes rosa markiert und da ist sowohl die Verbindung zwischen CPU und Chipsatz, als auch die 4 Lanes für M.2/U.2, als auch die 6 SATA-Ports rosa, die übrigen 8 PCIe-Lanes aber grün (für Gen2). Das zeigt eindeutig, dass in diesem Chipsatz Lanes beider Generationen vorhanden sind. Übrigens scheinen diese CPUs 3xUSB3.1 zu haben, im Blockdiagram steht was von USB3.1Ax2 + Cx1, also zwei Ports Typ-A und ein Port Typ-C.

Nur hat der SATA Controller im X370 8 SATA Ports, wenn der im X390 nur 6 hat, wäre er nicht identisch.

Da hast du recht, da hab ich einen Denkfehler. Der X370 hat bis zu 8xSATA und je nachdem, wie man die Folien interpretiert können bis zu 4 davon stattdessen für 2xSATAe PCIe3.0x2 oder 1xM.2 PCIe3.0x4 genutzt werden. Der X390 hat laut Blockbild 6xSATA und 1xM.2 PCIe3.0x4. Wenn die jetzt auch zu 4xSATA umgewandelt werden können, wären das 10xSATA.

Dazu muss ich übrigens sagen, dass mir diese Plattform wie auch Intels Enthusiasten-Plattform völlig egal ist, weil sie für mich völliger Overkill und rausgeschmissenes Geld wäre. Ich kann weder mit den Kernen, noch mit den ganzen PCIe-Slots was anfangen.

In den Blockdiagrammen zum X390/X399 ist von 44 PCIe 3.0 Lanes die Rede, diese kommen bei 2 Dies aber alle aus der CPU. Jeder RYZEN 8 Kern Die hat 16 PCIe 3.0 Lanes die für die Grakas sind (in x8/x8 aufteilbar) und dazu noch zweimal 4 Lanes, die einen werden meist für den M.2 Slot genommen, die anderen zur Anbindung des externen Chipsatzes. Bei zwei Dies im Gehäuse ist also alles doppelt vorhanden, es gibt also 2x(16+4+4) = 48 PCIe 3.0 Lanes von der CPU muss aber weiterhin nur ein Chipsatz angebunden werden, also gehen nur einmal 4 Lanes davon ab, macht 44.

Das hab ich noch garnicht so gesehen, aber klar, das sind einfach genau doppelt soviele Lanes wie bei AM4, nur dass 4 mehr übrig bleiben, weil nur ein Chipsatz angebunden werden muss. Am Ende sind diese CPUs nur ein MCP aus zwei AM4-Ryzen?
Trotzdem ist im selben Blockdiagramm eindeutig zu erkennen, dass im Chipsatz auch nochmal 4 Lanes Gen3 und 6xSATA in der gleichen Farbe wie die 44 Lanes Gen3 in der CPU sind und dass diese auf diesem Board als U.2 ausgeführt sind.
Ich bin mir übrigens ziemlich sicher, dass SSD im M.2 an der CPU und im U.2 am Chipsatz dan kein RAID bilden könnten.

Keine Ahnung wie Audiochips gewöhnlich angebunden werden, aber PCIe Lanes werden bei denen die Onboard sind zumindest nicht dafür gebraucht.

Normale Audiocodecs, die ja nichts anders als eine Kombination aus D/A- und A/D-Wandler sind, werden normalerweise per I2C-Interface an den DSP im Chipsatz (hier eben in der CPU) angebunden. Nur, wenn stattdesen z.B. ein Soundcore3D zum Einsatz kommt, wird dieser per PCIe angebunden.

 

[sweetchuck]

Mich würde mal die single thread Leistung eines 16core Ryzen/Zeppelin interessieren.

Wenn die dich interessiert, ist der 16-Kerner wahrscheinlich nichts für dich. Zum Vergleich: Intels 16-Kerner laufen nur mit maximal 2,6 Ghz Basistakt, gegenüber einem 4 Ghz-Achtkerner sind das 35% Verlust. Der Turbo geht natürlich höher, kann aber mit Last auf allen Kernen natürlich nicht gehalten werden.

 

[Shevchen]

Mit ner passenden WaKü und pro-Kern Übertaktung sollte man auch den 16-Kerner auf 4 GHz schrauben können.

Die meisten 1700 können ja ohne oder nur mit marginaler Erhöhung der Spannung auf 4 GHz übertaktet werden - würde mich also nicht wundern, wenn der 16-Kerner ähnlich reagiert. Die Verlustleistung ist dann aber nix mehr für ne günstige Luftkühlung.

 

[Holt]

nachträglich ja auch herausgestellt hat, dass sie nicht nur 2GB und 4GB, sondern auch 8GB und 16GB Module unterstützen (welche ursprünglich mangels Verfügbarkeit nicht verifiziert werden konnten).

Nur gibt es 64GB Riegel sogar im Laden zu kaufen und 128GB Riegel gibt es auch schon, wenn auch in beschränkter Stückzahl und zu hohen Preisen nur für Unternehmen, aber AMD sollte an solche Riegel kommen können, wenn sie ihre HW testen wollen. Das man sich auf 16GB Riegel beschränkt, stickt daher sehr danach, dass der RAM Controller nur mit UDIMM umgehen kann, denn da ist 16GB derzeit das Limit, größere Riegel gibt es nur als RDIMM oder LRDIMM, dafür aber eben auch schon länger, bei Geizhals sind einige der 64GB Riegel seit 2015 gelistet, 32GB Riegel seit 2014. Das Argument mit diesen nicht getestet haben zu können, zieht also gar nicht. Ich würde abwarten bis die Boards kommen, dann weiß man welchen Typ von RAM sie unterstützen, wenn es nur UDIMM ist, dann erklärt dies diese rätstelhaften 16GB natürlich sofort.

Andererseits steht auf der Folie des X399 / RZ4700 hinter jedem DIMM /8GB und über jedem Block mit 8 DIMMs dann aber "32GB*8ECCR"??? Wieso nicht 8x32GB und wieso steht /8GB bei den DIMMs? Und sollte nicht Naples interne 10GbE Ports haben? Auf dem Bild sind die 10GbE Ports über PCIe x8 angebunden.

Die Spieleperformance kannst du schon noch etwas tunen, in dem du Berechnungsabschnitte des Spielcodes in relevante "Häppchen" für die einzelnen Module legst.

Wenn dies von der Sache her geht, wäre das möglich, nur wie soll das Programm wissen welche Kerne zu einem CCX gehören? Wenn die beiden CCX als zwei NUMA Nodes deklariert worden wären, wäre das einfach, aber wird das trotzdem in Windows irgendwo ausgegeben? Wenn nicht, so müsste der Programmierer dies aufgrund der Kennung der CPU hinterlegen und damit wäre für jede neue CPU eine Update jedes Spiels nötig wo man dies eingebaut hat. Glaubst Du die Mühe wird sich jemand machen? Für Konsolen wird so ein Aufwand betrieben, da hat man auch Millionen von Kunden die auf der gleichen HW spielen, aber bei PCs hat fast jeder Kunde andere HW.

vertraue da mal den echten Programmierern, die sagen "Jupp, man kann optimieren".

Haben die Programmierer der Spiele dies gesagt oder hat AMD behauptet die könnten das machen?

Ich hoffe ja mal, dass die generell mit Version 2 von Ryzen ihre IF-Schnittstelle in den Griff bekommen

Die müssten deren Takt vom RAM Takt entkoppeln, wobei ich nicht verstehe wieso man dies überhaupt gekoppelt hat. Der RAM Controller scheint mir ein echtes Problem zu sein, den wird man wohl noch überarbeiten müssen, denn so wie es jetzt ist, ist es einfach Mist, da man entweder nur wenig RAM verbauen kann, weil man nur mit einem Single-Rank Riegel pro Kanal die hohen Taktraten erreicht, was aber nur 16GB RAM pro Die ermöglicht (es gibt Single Rank RAM nur bis 8GB pro Riegel), oder man packt mehr rein, bekommt dann aber keine hohen Taktraten und wird obendrein noch mit einer lahme Fabric bestraft, was auch die Kommunikation zwischen den CCX verlangsamt.

Schade, dass der AM4 Sockel nicht mehr als 4 Lanes zur Kommunikation bereitstellt - für mich persönlich wirds dann eher X390 und V2 von Ryzen.

Das ist der nächste Pferdefuß, AM4 hat zu wenig I/O. Irgendwo hatte ich gerade gelesen, dass die Chipsätze zwar PCIe 3.0 Lanes haben, dies aber nicht der Spezifikation entsprechen und daher auf den Boards praktisch nicht durchweg werden, mit ggf. der Ausnahme des MSI Carbon, welches dann aber auch einen ASM2142, also einen Chip vom Hersteller des Chipsatzes, daran betreibt.

Derzeit macht das alles noch einen unausgereiften Eindruck und daher hoffe ich, dass die AM44 dann schon ausgereifte auf den Markt kommt, möglichst mit einer neuen Revision von der CPU und den Chipsätzen bei denen die gröbsten Probleme dann beseitigt sind, wobei man PCIe 3.0 Lanes von den Chipsätzen auf verzichten kann, wenn man mit 2 Dies in der CPU und daher alleine von der schon 44 PCIe 3.0 Lanes hat.

Den Nutzen von USB3.1 sehe ich auch nur in extremen Bereichen, wo jemand wirklich von einem externen NVMe-SSD oder einem externen RAID-Gehäuse mit wirklich vielen Platten proftiert.

Nur gibt es bisher keine Möglichkeit NVMe SSDs über USB zu betreiben, es gibt wohl ein (sehr teures) USB Gehäuse für PCIe SSDs, aber das unterstützt kein NVMe und es gibt auch keine USB Gehäuse für viele Platten in einem RAID, passende USB-SATA Bridgechip gibt es nur mit 2 SATA Ports. Die mit zwei SSDs im RAID 0 daran, sind auch das einzige was man derzeit wirklich nehmen kann um die Bandbreite von 10Gb/s irgendwie nutzen zu können. Für NVMe SSDs sind 10Gb/s viel zu wenig und außerdem bietet Thunderbolt selbst schon PCIe und mehr Bandbreite, obendrein dürfte auch OCuLink kommen und ebenfalls für die Anbindung externer Geräte verwendet werden. Daher sehe ich nicht, was da noch kommen sollte um einen Nutzen von USB 3.1 Gen2 mit seinen 10Gb/s gegenüber USB3/USB 3.1 Gen 1 mit seinen 5Gb/s für die breite Masse zu bringen.

Ich hatte ja vermutet, dass man beim X370 4 der 8 SATA-Ports deaktiveren kann, um PCIe3.0-Lanes zu erhalten.

Beim MSI Carbon hat man ja 2 PCIe 3.0 Lanes und dennoch alle 8 SATA Ports. Die Erklärung diese PCIe 3.0 Lanes würden nicht mit der Spezifikation konform sein und daher nicht genutzt werden, klingt mir daher am logischsten. Einen Onboardcontroller kann man eben noch dran hängen, wenn es mit den keine Probleme gibt, aber als Slot kann man sie halt nicht rausführen, weil man eben nicht die korrekte Funktion mit all den möglichen Karten sicherstellen kann, die ein Kunden in den Slot stecken könnte. Also lässt man sie ungenutzt um Ärger für sich und den Kunden zu vermeiden. Der ASM 2142 funktioniert offenbar an den Lanes, aber da USB 3.1 Gen 2 schon im Chipsatz vorhanden ist, bleiben die Lanes bei praktisch allen Boards ungenutzt, sind damit also nicht mehr wert als wären sie gar nicht da.

Nur MSI hat überall nur 6xSATA, aber einen Asmedia ASM2142, der mit einer Anbindung von 2xPCIe3.0 beworben wird

Laut HWInfo hat aber auch beiu dem Board der SATA Controller 8 Ports, keine Ahnung wieso MSI oft nicht alle nutzt.

In dem Blockbild sind ja Gen3-Lanes rosa markiert und da ist sowohl die Verbindung zwischen CPU und Chipsatz, als auch die 4 Lanes für M.2/U.2, als auch die 6 SATA-Ports rosa, die übrigen 8 PCIe-Lanes aber grün (für Gen2). Das zeigt eindeutig, dass in diesem Chipsatz Lanes beider Generationen vorhanden sind.

Das sieht so aus, wie gesagt erscheint mir die Erklärung wonach diese vorhanden aber wegen Problemen mit der Einhaltung der Spezifikation nicht genutzt werden, derzeit am sinnvollsten. Das könnte auch den Frust der Mainboardhersteller und die Verzögerungen bei den Boards erklären, denn die haben den Fehler ja vermutlich entdeckt und mussten dann die Boards umdesignen. Da die X390 und X399 ja dann wohl neu sind und nicht aus den gleichen Masken kommen, kann man den Fehler dort ausbügeln. Dann bleibt abzuwarten, wann auch AM4 Käufer in den Genuss der überarbeiteten Chipsätze kommen, aber ich fürchte ehrlich gesagt, dass wir schon bald einen AM4+ sehen werden, was AMD natürlich nicht offen aussprechen wird um den Verkauf der aktuellen Modelle nicht zu gefährden.

Übrigens scheinen diese CPUs 3xUSB3.1 zu haben, im Blockdiagram steht was von USB3.1Ax2 + Cx1, also zwei Ports Typ-A und ein Port Typ-C.

USB3.1 kann Gen1 und Gen2 sein.

Da hast du recht, da hab ich einen Denkfehler. Der X370 hat bis zu 8xSATA und je nachdem, wie man die Folien interpretiert können bis zu 4 davon stattdessen für 2xSATAe PCIe3.0x2 oder 1xM.2 PCIe3.0x4 genutzt werden.

Da vermisse ich immer noch eine genaue Aussage von AMD was nun genau vorhanden ist um eben nicht auf diese zweifelhaften Interpretationen angewiesen zu sein. SATAe ist nichts anderes als eben SATA Ports mit PCIe Lanes zu kombinieren und damit ist SATAe meiner Meinung nach nur sowas wie ein Serviervorschlag auf einer Lebensmittelpackung, ich möchte die Inhaltsliste sehen. Eine korrekte Liste wie viele SATA Ports (beim X370 sind es 8 im externen Chipsatz) und wie viele Lanes es gibt und welche Kombinationen möglich sind, wäre genau wie für die internen Chipsätze mal überfällig. Bei intern wissen wir, dass es 2 SATA Ports und 4 PCIe 3.0 Lanes gibt, wobei die beiden SATA Ports entfallen, wenn man alle vier PCIe Lanes nutzt.

Dazu muss ich übrigens sagen, dass mir diese Plattform wie auch Intels Enthusiasten-Plattform völlig egal ist, weil sie für mich völliger Overkill und rausgeschmissenes Geld wäre. Ich kann weder mit den Kernen, noch mit den ganzen PCIe-Slots was anfangen.

Also ich schon, ich habe auch eine Anwendung die sehr gut zu RYZEN passen dürfte, da dort viele Kerne gut genutzt werden und kaum miteinander kommunizieren müssen, also so wie es optimal für die neuen AMD CPUs passt.

Das hab ich noch garnicht so gesehen, aber klar, das sind einfach genau doppelt soviele Lanes wie bei AM4, nur dass 4 mehr übrig bleiben, weil nur ein Chipsatz angebunden werden muss. Am Ende sind diese CPUs nur ein MCP aus zwei AM4-Ryzen?

Natürlich, so wie Naples ein vierfacher AM4 RYZEN sein wird und einfach aus 4 Dies besteht. Das ist für AMD ja auch am einfachsten zu realisieren, die können mit einem einzigen Die von kleinen <200$ 4 Kerner bis zum größten 32 Kern Serverprozessor alle CPU bauen. Im Anbetracht der knappen Resourcen ist das eine optimale Nutzung der Möglichkeiten ein breites Spektrum abzudecken, denn müsste man eigene Dies dafür entwickeln und validieren, wäre der Aufwand ungleich höher und die anderen CPUs würden erst viel später auf den Markt kommen. Der Nachteil ist natürlich wie immer bei einer Gleichteilestartegie: Wenn man einen Fehler in dem Teil hat was man überall verbaut, hat man überall das gleiche Problem!

Ich bin mir übrigens ziemlich sicher, dass SSD im M.2 an der CPU und im U.2 am Chipsatz dan kein RAID bilden könnten.

Es gibt sowieso keine Möglichkeit ein RAID mit PCIe SSDs zu bauen, außer natürlich ein SW-RAID (so macht es HP auch beim Z Turbo Drive Quad Pro) und eben bei Intel 100er und 200er Chipsätzen. Das geht bei denen auch nur mit dem Intel RST Treiber, dafür musste Intel nämlich einen Trick anwenden:

With the release of Skylake processors and the 100-series chipsets, Intel brought support for NVMe RAID to RST version 15. This was not as straightforward to implement as RAID and SRT for SATA drives, owing to the fact that the SATA drives in a RST RAID or SRT volume are all conveniently connected through Intel's own SATA controller and managed by the same driver. NVMe SSDs by contrast each connect to the system through general-purpose PCIe lanes and can use either the operating system's NVMe driver or a driver provided by the SSD manufacturer. In order to bring NVMe devices under the purview of Intel's RST driver, 100-series chipsets have an unusual trick: when the SATA controller is put in RAID mode instead of plain AHCI mode, NVMe devices that are connected to the PCH have their PCI registers re-mapped to appear within the AHCI controller's register space and the NVMe devices are no longer detectable as PCIe devices in their own right. This makes the NVMe SSDs inaccessible to any driver other than Intel's RST. Intel has provided very little public documentation of this feature and its operation is usually very poorly described by the UEFI configuration interfaces on supporting machines. This has caused quite a few tech support headaches for machines that enable this feature by default as it is seldom obvious how to put the machine back into a mode where standard NVMe drivers can be used. Worse, some machines such as the Lenovo Yoga 900 and IdeaPad 710 shipped with the chipset locked in RAID mode despite only having a single SSD. After public outcry from would-be Linux users, Lenovo released firmware updates that added the option of using the standard AHCI mode that leaves NVMe devices alone.

Deshalb dürften NVMe SSDs auf einigen Boards auch je nach Einstellung des SATA Host Controller Modes an unterschiedlichen Stellen auftauchen und wegen dieser Nutzung der Register und dem Ummappen der Geräte sind eben PCIe SSDs auf der Plattform nicht unabhängig von der Einstellung des SATA Host Controllers. Offenbar kann auch der Micosofttreiber dann damit etwas anfangen, nur eben nicht mehr die Treiber der SSD Hersteller wie der von Samsung.

Sofern AMD nicht einen auch so einen Trick implementiert, derzeit haben sie sowas nicht und es steht auch in den Händbüchern der Mainboard und ich meine sogar auf den Folien das es kein RAID für NVMe gibt, wird es auch künftig nur die Möglichkeit geben auf AMD Boards PCIe SSDs in ein SW RAID zu packen, genau wie es auch beim X99er der Fall ist oder wenn die PCIe SSDs eben nicht an den entsprechenden PCIe Lanes des Chipsatzes betrieben werden mit denen der Trick nur funktioniert. Beim Z170 sind es die rechts wo unter in rosa "Intel PCIe Storage Device" steht:

 

[Shevchen]

*tee rüberreich*

Wenn dies von der Sache her geht, wäre das möglich, nur wie soll das Programm wissen welche Kerne zu einem CCX gehören? Wenn die beiden CCX als zwei NUMA Nodes deklariert worden wären, wäre das einfach, aber wird das trotzdem in Windows irgendwo ausgegeben? Wenn nicht, so müsste der Programmierer dies aufgrund der Kennung der CPU hinterlegen und damit wäre für jede neue CPU eine Update jedes Spiels nötig wo man dies eingebaut hat. Glaubst Du die Mühe wird sich jemand machen? Für Konsolen wird so ein Aufwand betrieben, da hat man auch Millionen von Kunden die auf der gleichen HW spielen, aber bei PCs hat fast jeder Kunde andere HW. Haben die Programmierer der Spiele dies gesagt oder hat AMD behauptet die könnten das machen?

Da ich nicht direkt daran arbeite kann ich auch nur sagen, was die Programmierer gesagt haben und das war sowas wie "Wir werden uns die Architektur angucken und adaptieren wo wir können". Ist natürlich ne Nebelkerze im sinne von "wie genau".

Die müssten deren Takt vom RAM Takt entkoppeln, wobei ich nicht verstehe wieso man dies überhaupt gekoppelt hat. Der RAM Controller scheint mir ein echtes Problem zu sein, den wird man wohl noch überarbeiten müssen, denn so wie es jetzt ist, ist es einfach Mist, da man entweder nur wenig RAM verbauen kann, weil man nur mit einem Single-Rank Riegel pro Kanal die hohen Taktraten erreicht, was aber nur 16GB RAM pro Die ermöglicht (es gibt Single Rank RAM nur bis 8GB pro Riegel), oder man packt mehr rein, bekommt dann aber keine hohen Taktraten und wird obendrein noch mit einer lahme Fabric bestraft, was auch die Kommunikation zwischen den CCX verlangsamt.
Das ist der nächste Pferdefuß, AM4 hat zu wenig I/O. Irgendwo hatte ich gerade gelesen, dass die Chipsätze zwar PCIe 3.0 Lanes haben, dies aber nicht der Spezifikation entsprechen und daher auf den Boards praktisch nicht durchweg werden, mit ggf. der Ausnahme des MSI Carbon, welches dann aber auch einen ASM2142, also einen Chip vom Hersteller des Chipsatzes, daran betreibt.

Die haben (als Ryzen noch Zen war) auch von Rambus gesprochen. Ne Menge Zeug scheint tatsächlich "last minute" gewesen zu sein. Bei der Sache "single rank" fällt mir ein Artiken auf pcgames-hardware, wo gezeigt wurde, dass dual-rank deutliche Performance-Gewinne zeigen *kann*, aber nur mit Chips von Samsung B1 irgendwas... und das man *nicht* single ranked nehmen soll. Zwar gibts Hynix Chips die höher takten, aber der Performance-Gewinn bleibt dort aus. Stellt sich jetzt die Frage, welchen Effekt das auf Ryzen hat und wie der optimale Speicher dann tatsächlich aussieht. Jetzt hab ich deine aussage und die von PCgames-hardware... was mache ich jetzt?

Derzeit macht das alles noch einen unausgereiften Eindruck und daher hoffe ich, dass die AM44 dann schon ausgereifte auf den Markt kommt, möglichst mit einer neuen Revision von der CPU und den Chipsätzen bei denen die gröbsten Probleme dann beseitigt sind, wobei man PCIe 3.0 Lanes von den Chipsätzen auf verzichten kann, wenn man mit 2 Dies in der CPU und daher alleine von der schon 44 PCIe 3.0 Lanes hat.

Und Ende des Jahres/Anfang nächsten Jahres soll schon PCIe 4 kommen inklusive dann mit entsprechendem Vega-2 update (wobei noch nicht mal Vega 1 draußen ist) - was dann noch weiter in den heterogenen Speicher preschen soll. Stellt sich natürlich die Frage, welchen Effekt das auf Spiele hat, wenn alles "nativ" miteinander vernetzt wäre. Ich sehe hier die IF Bandbreite immer noch als Größte Schwäche, obwohl das eigentliche Prinzip sehr sehr toll ist.

 

[Holt]

was die Programmierer gesagt haben und das war sowas wie "Wir werden uns die Architektur angucken und adaptieren wo wir können".

Also im Moment sehe ich da nur den Weg das Modell der CPU abzufragen, dann man muss natürlich für jede CPU wissen auf welchem CCX weniger Kern sitzt und hoffentlich ist das auch immer bei allen Boards gleich, um dann eben Threads die viel kommunizieren auf einem CCX zu halten, man kann ja in der SW bestimmen auf welchen Kernen ein Threads laufen darf. Wenn das alles Threads betrifft, dann nutzt man im Extremfall eben nur die Kerne eines CCX, hat also nur einen 4 Kerner. Das ist aufwendig, zumal ja immer wieder neue CPU Modellen hinzukommen werden und man die SW dann jeweils entsprechend pflegen muss und unsicher, da die Geschwindigkeit der Kommunikation ja auch noch vom Takt der Fabric abhängt, optimiert wird also im Zweifel auf die Bedingungen die auf dem Testsystem vorhanden sind.

Bei der Sache "single rank" fällt mir ein Artiken auf pcgames-hardware, wo gezeigt wurde, dass dual-rank deutliche Performance-Gewinne zeigen *kann*

War der auf Intel oder RYZEN CPUs bezogen?

Stellt sich jetzt die Frage, welchen Effekt das auf Ryzen hat und wie der optimale Speicher dann tatsächlich aussieht.

Mit den Dual Rank RAM war bei legitreviews deswegen weniger als mit den Dual Rank drin. Lesend z.B. mit zwei Riegel auf dem MSI waren es bei Dual Rank bei 2666 41105 MB/s, Single Rank war bei 2666 mit 40920MB/s kaum langsamer, ging aber bis 3200 und hatte dann 47678MB/s. Mit 4 statt 2 Riegeln dreht es sich sogar um, dann schaffte das Dual-Rank nur 40645 gegenüber 41353 des Single Rank bei gleicher Frequenz, wobei das dann bis 47759 bei 3200 ging, Dual Rank aber nicht über 2666, was schon deutlich über AMDs Angaben für 4 DIMMs liegt und daher OC und nicht selbstverständlich zu erwarten ist. Leider wurden keine richtigen Benchmarks mit Anwendungen gemacht, aber es gibt ja Tests die zeigen wie viel der RAM Takt gerade beu RYZEN ausmacht und da Dual Rank RAM bei dem RAM Controller keine echten Performancevorteil aber wohl einen Nachteil bzgl. der erreichbaren Taktraten hat, dürfte für RYZEN Single Rank RAM die bessere Wahl sein.

Es hängt eben sehr vom RAM Controller ab und man kann Aussagen die für bestimmte System gelten nicht pauschal auf andere übertragen, schon gar zwischen Intel und AMD Systemen. Es kann auch von RAM Kit zu RAM Kit unterschiedliche sein, Dual Rank ist oft schneller, nur ist bei RYZEN gibt es eben das Problem, dass man dort die Dual Rank RAMs meist mit geringeren Taktraten betreiben muss und damit auch einen geringeren Takt der Fabric hat. Was jetzt schwerer wiegt, dürfte letztlich wieder von Anwendung zu Anwendung verschieden sein.

Praktisch würde ich sagen, wenn Du 16 GB Riegel willst, musst Du sowieso Dual Rank nehmen, wenn Du mit 8 GB pro Riegel auskommst, hast Du die Wahl und dann würde ich Single Rank RAMs nehmen, weil damit einfach die Chancen besser sind einen höheren Takt zu erzielen, wobei legitreviews nur bei 2 Single Rank Riegeln 3200 und bei allen anderen Konfigurationen 2666 erreicht hat.

Und Ende des Jahres/Anfang nächsten Jahres soll schon PCIe 4 kommen

Die PCIe 4.0 Spezifikation ist noch nicht veröffentlicht und solange dies nicht der Fall ist, wäre ich mit allen Zeitplänen der vorsichtig.

Stellt sich natürlich die Frage, welchen Effekt das auf Spiele hat, wenn alles "nativ" miteinander vernetzt wäre.

Soweit ich das verstanden habe, wird IF nur innerhalb der Chips verwendet, geht aber nicht nach außen. Auch bei den Dual-CPU Naples Systemen sollen die CPUs über PCIe Lanes verbunden werden. Wobei die PCIe Lanes auch von der Fabric kommen und man daher dann nicht weiß was ganz da zwischen beiden CPUs abläuft.

Ich sehe hier die IF Bandbreite immer noch als Größte Schwäche, obwohl das eigentliche Prinzip sehr sehr toll ist.

Das etwas in der Theorie besser klingt als es in der Praxis läuft, hat man ja oft. Die größte Schwäche der Fabric sehe ich einfach derzeit in der Bindung von deren Takt an dem RAM Takt, was dann eben zu Einschränkungen bei der RAM Auswahl und Bestückung führt, wenn man den möglichst hoch bringen möchte und das möchte man weil es eben mehr als sonst von Intels gewohnt bringt.

 

[Shevchen]

Also im Moment sehe ich da nur den Weg das Modell der CPU abzufragen, dann man muss natürlich für jede CPU wissen auf welchem CCX weniger Kern sitzt und hoffentlich ist das auch immer bei allen Boards gleich, um dann eben Threads die viel kommunizieren auf einem CCX zu halten, man kann ja in der SW bestimmen auf welchen Kernen ein Threads laufen darf. Wenn das alles Threads betrifft, dann nutzt man im Extremfall eben nur die Kerne eines CCX, hat also nur einen 4 Kerner. Das ist aufwendig, zumal ja immer wieder neue CPU Modellen hinzukommen werden und man die SW dann jeweils entsprechend pflegen muss und unsicher, da die Geschwindigkeit der Kommunikation ja auch noch vom Takt der Fabric abhängt, optimiert wird also im Zweifel auf die Bedingungen die auf dem Testsystem vorhanden sind.

In wie weit Windows die komplette Hierarchie an die Software öffnet bleibt offen, aber zu Mindest unter Linux gibt es Bestrebungen dem Scheduler so viel wie möglich an Infos zu geben. Ich nehme mal an, dass die einzelnen workloads bei Spielen mit viel Multithreading in Kategorien gepackt werden (ähnlich wie bei den Folien von Nvidia, die Auslastung zu erhöhen welche hier vor ein paar Wochen mal rumflog) - was dann aber bedeutet, dass die einzelnen Threads beim Entwickler ein Profiling bekommen und entsprechend ihre Prio bekommen. Ich könnte mir auch vorstellen, dass hier und da daran gearbeitet wird die Anzahl der nötigen Änderungen im Speicher zu minimieren, um die Laste auf L2/L3 Cache zu reduzieren, soweit möglich - aber das braucht etwas mehr als nur ein paar kleine Code-Anpassungen. Für die meisten Studios wahrscheinlich eher unrentabel, es sei denn, ein Spiel wird gerade neu gebastelt.

War der auf Intel oder RYZEN CPUs bezogen?

Intel. Ich geb dir mal den Link:
RAM-Mythen aufgeklärt - der große Arbeitsspeicher Thread inkl. Langzeittest

Auch bei der aktuellen Empfehlung im "Performance-Bereich" wird Dual-Rank mit Samsung Chips empfohlen.
DDR3-/DDR4-RAM 2017: Test, Vergleich, Kaufberatung und Bestenliste [März]

Entsprechend war ich verwirrt, was ich jetzt davon halten soll.

Mit den Dual Rank RAM war bei legitreviews deswegen weniger als mit den Dual Rank drin. Lesend z.B. mit zwei Riegel auf dem MSI waren es bei Dual Rank bei 2666 41105 MB/s, Single Rank war bei 2666 mit 40920MB/s kaum langsamer, ging aber bis 3200 und hatte dann 47678MB/s. Mit 4 statt 2 Riegeln dreht es sich sogar um, dann schaffte das Dual-Rank nur 40645 gegenüber 41353 des Single Rank bei gleicher Frequenz, wobei das dann bis 47759 bei 3200 ging, Dual Rank aber nicht über 2666, was schon deutlich über AMDs Angaben für 4 DIMMs liegt und daher OC und nicht selbstverständlich zu erwarten ist. Leider wurden keine richtigen Benchmarks mit Anwendungen gemacht, aber es gibt ja Tests die zeigen wie viel der RAM Takt gerade beu RYZEN ausmacht und da Dual Rank RAM bei dem RAM Controller keine echten Performancevorteil aber wohl einen Nachteil bzgl. der erreichbaren Taktraten hat, dürfte für RYZEN Single Rank RAM die bessere Wahl sein.

Ja, wenn die RAM-Geschwindigkeit an den Interconnect zwischen den Kernen gekoppelt ist, sollte man den so hoch wie möglich treiben - und wenn Singe-Rank das am höchsten kommt, ist es logisch den auch zu nehmen. Da wirds dann aber schon ein Glücksspiel mit "Wie viel macht der Speichercontroller mit" und "wie macht der RAM mit". Bisher hatte ich mit diesem Glücksspiel eher Pech und bin was dieses Thema angeht ein gebranntes Kind.

Es hängt eben sehr vom RAM Controller ab und man kann Aussagen die für bestimmte System gelten nicht pauschal auf andere übertragen, schon gar zwischen Intel und AMD Systemen. Es kann auch von RAM Kit zu RAM Kit unterschiedliche sein, Dual Rank ist oft schneller, nur ist bei RYZEN gibt es eben das Problem, dass man dort die Dual Rank RAMs meist mit geringeren Taktraten betreiben muss und damit auch einen geringeren Takt der Fabric hat. Was jetzt schwerer wiegt, dürfte letztlich wieder von Anwendung zu Anwendung verschieden sein.

Kling ja schon fast so, als müsste man für einen vollständigen Ryzen-Tuning.Beitrag schon eher ein Buch rausbringen. Mal ehrlich, wie wiele Aspekte haben wir jetzt? RAM selbst, IF interconnect, BCLK overclocking, Kern-Übertaktung - und alles hängt auch noch miteinander zusammen.

Praktisch würde ich sagen, wenn Du 16 GB Riegel willst, musst Du sowieso Dual Rank nehmen, wenn Du mit 8 GB pro Riegel auskommst, hast Du die Wahl und dann würde ich Single Rank RAMs nehmen, weil damit einfach die Chancen besser sind einen höheren Takt zu erzielen, wobei legitreviews nur bei 2 Single Rank Riegeln 3200 und bei allen anderen Konfigurationen 2666 erreicht hat.

Ich warte da noch ab, was die Hersteller in Zukunft rausbringen, aber die 3000'er Marke (eher noch 3200) scheint der Weg zu sein, den Flaschenhals halbwegs wegzubügeln.

Die PCIe 4.0 Spezifikation ist noch nicht veröffentlicht und solange dies nicht der Fall ist, wäre ich mit allen Zeitplänen der vorsichtig.

Ja, richtig. Ich habs auch nur von ner Folien bei AMD abgelesen, dass die mit (edit) Vega 20 PCIe 4 einführen wollen. Gepant ist 2H 2018. Soweit zu den "Wünschen" von AMD.

Soweit ich das verstanden habe, wird IF nur innerhalb der Chips verwendet, geht aber nicht nach außen.

Puh... also, der Sinn von IF ist ja, dass es auch nach außen gehen *soll* (Warten wir mal ab, was mit Ryzen + Vega sich da evtl. ergibt) Evtl. gibt es noch keine Software, die das ausnutzt? *kopfkratz*

Auch bei den Dual-CPU Naples Systemen sollen die CPUs über PCIe Lanes verbunden werden. Wobei die PCIe Lanes auch von der Fabric kommen und man daher dann nicht weiß was ganz da zwischen beiden CPUs abläuft. Das etwas in der Theorie besser klingt als es in der Praxis läuft, hat man ja oft. Die größte Schwäche der Fabric sehe ich einfach derzeit in der Bindung von deren Takt an dem RAM Takt, was dann eben zu Einschränkungen bei der RAM Auswahl und Bestückung führt, wenn man den möglichst hoch bringen möchte und das möchte man weil es eben mehr als sonst von Intels gewohnt bringt.

Na ja, der Hauptgrund ist eher, dass die CPU mit 45% in Spielen ausgelastet ist (und die GPU mit ~55% ebenfalls gelangweilt wartet) weil der/die Flaschenhälse nicht hinterherkommen, die Kerne mit Daten zu füttern. Sobald die CPU in Spielen auf >90% getreten werden kann (und seien es nur einzelne Kerne), kommt man so langsam an das "echte" CPU-Limit heran. Ob man das jetzt nur mit besserem RAM oder mit besserem RAM + Softwareoptimierungen hinbekommt steht im Nebel - zu hoffen wäre es.

 

[Kommando]

Glaubt ihr mit mehr Text wird es wahrer? :P