Intel nennt technische Details zur FOVEROS-Fertigung

[HWL News Bot]

Vor einigen Tagen präsentierte TSMC sein Konzept bzw. einen ersten Prototypen für ein Chiplet-Design für ARM-HPC-Prozessoren. Damit möchte TSMC natürlich die eigenen Technologien wie die Chip-on-Wafer-on-Substrate (CoWoS) Packaging-Technologie oder den Low-voltage-In-Package-Interconnect (LIPINCON) präsentieren.Die von TSMC veröffentlichten Zahlen ermöglichen aber vor allem einen Vergleich der unterschiedlichen Fertigungs- bzw. Packaging-Technologien. Dabei muss...

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[fdsonne]

MMn kann man die Ansätze so erstmal gar nicht direkt miteinander vergleichen?
Foveros soll verschiedene Lagen "stacken" - das ist so ziemlich der Endgegner in Sachen Kühlbarkeit -> das funktioniert so wahrscheinlich nicht für größe Designs.


Was auch gut zu sehen ist auf den Folien (48) - Intel legt seit Jahren einen Fokus auf Mobile - denn der Mobiletrend ist steiler dem des Desktops. Das ist/war mMn auch klar einer der Gründe, warum es eben nicht wie jetzt bei AMD unbedingt das Bestreben nach noch viel mehr Cores gibt die dann eh keiner kauft (weil zu teuer). Wir werden sehen was draus wird.

Der Lakefield based Compute Stick, denn es wohl dieses Jahr noch geben soll (inkl. Foveros Stack-Ansatz) ist ne ziemlich interessante Kiste. Wenn das nicht Unsummen kostet werd ich mir das Teil man ansehen...

 

[Tzk]

Der Ansatz von AMD ist was das angeht schon ziemlich schlau. Damit hält man sich offen wie viele Kerne eine Cpu haben soll und muss dank modularem Design "nur" den I/O-Die entsprechend mit ausreichend vielen Links ausstatten. Ich erwarte sowas auch irgendwie bei Grafikkarten. Quasi On-Chip CFX oder SLI. Einfach damit man keine riesigen monolithischen Dies erhält, so wie Nvidia derzeit (>700mm²).

 

[fdsonne]

Der Witz ist, Intel kann technisch (entgegen der gängigen Behauptungen in den Foren) das doch genau so machen? Es ist doch alles da? - sie wollen das aber nicht. Warum, kann nur Intel beantworten...

Mit QPI/UPI haben sie alles, was es braucht um Multi-DIE über weite Strecken zu skalieren. MIt EMIB haben sie alles, um on package zu skalieren. Mit dem Mesh-Interconnect haben sie alles um on DIE zu skalieren.
AMD schimpft die verschiedenen Ansätze halt alle nur "IF" - marketingtechnisch ein geiler Schachzug, weil der unbedarfte Enduser meint, das ist alles das gleiche - ist es aber nicht. Es sind verschiedene Ansätze. IF zwischen CCXen ist ein anderer Ansatz als IF zwischen zwei DIEs des Naples Epyc oder zwischen IO-DIE und Chiplet beim kommenden Ryzen 3000er. Oder IF auf/an der GPU - wieder ne andere Baustelle. Hier zieht halt das Marketing. Technisch kann Intel das aber auch - sogar eben mit Foveros sogar ne Stufe weiter. Wäre das von AMD, würden dann die Leute von technologischer Überlegenheit auf 3-5 Jahre erzählen... obs was bringt oder obs gekauft wird? MMn ist das bei AMD massivst überhypt. Die Masse kauft im Desktop eh Mobile. Im Serverbereich ist Intel bei weitem nicht so teuer, wie immer hingestellt (Liste schon - das stimmt, aber real in den Angeboten zahlt keiner auch nur im Ansatz Liste - 60%+ Nachlässe sind teils kein Problem) und am Ende kommen die Hutträger beider Firmen vor Lachen nicht in den Schlaf, was die Fans in den Foren da veranstalten...

 

[Gamerkind]

In der Tabelle fehlt bei AMD der SI-Interposer.

Intel kann technisch (entgegen der gängigen Behauptungen in den Foren) das doch genau so machen?

Wer soll da bitte etwas gegenteiliges behauptet haben?

Es ist doch alles da?

Wo hat Intel bitte eine Fabric, die für zb. ein MCM aus 9 Dice geeignet ist?

Mit QPI/UPI haben sie alles, was es braucht um Multi-DIE über weite Strecken zu skalieren.

GENAU^^

 

[fdsonne]

Du zum Beispiel stellst doch gerade in Frage wo Intel das könnte?
Sie sind in der Lage dazu, mindestens zwei DIEs zu verbinden. Wozu sie 9 verbinden müssten, erschließt sich mir nicht. Ist das so ne Marketingzahl, dass nur weil AMD da ne 9 drauf schreibt, Intel das auch liefern muss? Das Gesamtpaket muss stimmen. Sie sind in der Lage dazu, es gibt Xeons mit On Package FPGA und Xeon-AP mit zwei DIEs auf einem Träger -> in welche Dimensionen das treibbar ist, ist nicht Gegenstand meiner Aussage.

Was du mit dem letzten willst, ist mir ebenso schleierhaft. WENN du NUMA optimierte Software hast, dann hast du vergleichsweise wenig Traffic auf dem Interconnect. Klappt natürlich nicht wenn man ein NUMA Design in den Desktopmarkt bringt, wo Software nichtmal die Basis von halbwegs brauchbarer Multithread-Skalierung mitbringt. Im HPC Bereich bspw. ist das aber schon funktional. 8P Xeons gibts auch nicht erst seit gestern.

 

[Gamerkind]

Du zum Beispiel stellst doch gerade in Frage wo Intel das könnte?

Nein!

 

[reppetstoH]

Jetzt gibts am Sonntag erstmal ne ziemlich eindrucksvolle Show aus Leistung, Preis und Effizienz und daran wird sich Intel halt messen lassen müssen.

Und bei Epyc sieht das eben nicht anders aus. Da hilft es kaum 2x28C riesen Dies mit einander zu dongeln und die dann gegen ein mörders Package aus 64C antreten müssen. Denn die Energieffizenz dieser 7nm Chiplets wird Intel mit 2x 28C nicht schlagen können und shrinken kann Intel die riesen Brocken auch nicht auf 10nm weil ihnen dann die Ausbeute auf kleiner 20% zusammenbricht.

Ergo hat Intel kein Package das an die Topologie des AMD Ansatzes herankommt und schlimmer noch, noch nichtmal auf der Roadmap bis Zen3 rauskommt.

 

[fdsonne]

@Gamerkind
Du stellst also nicht die Frage, wo Intel eine Fabric hat, um ein MCM aus 9 DIEs zu bauen?

Komm schon - ist das jetzt wirklich wieder deine Masche?
Du brauchst dich nicht wundern wenn du alle Nase lang hier schief angemacht wirst, das sagte ich dir ja schonmal. Aber mit der Art und Weise und dann noch so kindischen Ein-Wort Beiträgen kommst du nicht weit.

Mal davon ab, Intel geht sogar noch nen Schritt weiter und stackt multi-Dies sogar noch. Wie das am Ende genau ausschauen kann siehst du demnächst. Lakefield soll noch 2019 kommen.

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Ergo hat Intel kein Package das an die Topologie des AMD Ansatzes herankommt und schlimmer noch, noch nichtmal auf der Roadmap bis Zen3 rauskommt.

Dann machen sie den Laden am Besten einfach zu und die Fans können in ungestörter Ruhe AMD kaufen. Deal?

 

[Gamerkind]

Hör doch einfach auf mir hier Dinge in den Mund zu legen!

Intel kann rein mechanisch so ziemlich alles bauen, aber es fehlt halt ein passender Interconnect...

 

[reppetstoH]

Dann machen sie den Laden am Besten einfach zu und die Fans können in ungestörter Ruhe AMD kaufen. Deal?

Ich hoffe nicht! Hat das jetzt inhaltlich was mit meinem Beitrag zu tun?

 

[fdsonne]

Hör doch einfach auf mir hier Dinge in den Mund zu legen!

Intel kann rein mechanisch so ziemlich alles bauen, aber es fehlt halt ein passender Interconnect...

Die drei Techniken, die Intel heute liefert/liefern kann und das auch belegbar, habe ich oben schon benannt. Der Interconnect ist also nachweislich vorhanden.
Was ich dir dabei in den Mund legen soll - keine Ahnung. Meinst du wirklich auf diesem Niveau hier mit mir reden zu müssen? Aber gern beenden wir das hier und deine Beiträge wandern in den Müll. Sorry, aber der Unsinn zieht bei mir nicht... Deine Entscheidung. Das kannst du in anderen Foren mit anderen Leuten fabrizieren.

Ich hoffe nicht! Hat das jetzt inhaltlich was mit meinem Beitrag zu tun?

Das war bezogen auf das Roadmap Thema - hier gehts doch um Foverous? Was ist jetzt nochmal das was am Sonntag da kommt?

 

[Oberst]

Der Witz ist, Intel kann technisch (entgegen der gängigen Behauptungen in den Foren) das doch genau so machen? Es ist doch alles da? - sie wollen das aber nicht. Warum, kann nur Intel beantworten...

Mit QPI/UPI haben sie alles, was es braucht um Multi-DIE über weite Strecken zu skalieren. MIt EMIB haben sie alles, um on package zu skalieren. Mit dem Mesh-Interconnect haben sie alles um on DIE zu skalieren.
AMD schimpft die verschiedenen Ansätze halt alle nur "IF" - marketingtechnisch ein geiler Schachzug, weil der unbedarfte Enduser meint, das ist alles das gleiche - ist es aber nicht. Es sind verschiedene Ansätze. IF zwischen CCXen ist ein anderer Ansatz als IF zwischen zwei DIEs des Naples Epyc oder zwischen IO-DIE und Chiplet beim kommenden Ryzen 3000er. Oder IF auf/an der GPU - wieder ne andere Baustelle. Hier zieht halt das Marketing. Technisch kann Intel das aber auch - sogar eben mit Foveros sogar ne Stufe weiter. Wäre das von AMD, würden dann die Leute von technologischer Überlegenheit auf 3-5 Jahre erzählen... obs was bringt oder obs gekauft wird? MMn ist das bei AMD massivst überhypt. Die Masse kauft im Desktop eh Mobile. Im Serverbereich ist Intel bei weitem nicht so teuer, wie immer hingestellt (Liste schon - das stimmt, aber real in den Angeboten zahlt keiner auch nur im Ansatz Liste - 60%+ Nachlässe sind teils kein Problem) und am Ende kommen die Hutträger beider Firmen vor Lachen nicht in den Schlaf, was die Fans in den Foren da veranstalten...

Naja, vermutlich könnte AMD auch deutlich kleinere Bumps, aber das ist halt bei Zen2 nicht nötig und wäre nur unnötig teuer. Daher ist da auch aktuell kein Bedarf für AMD, hier mehr zu machen. Dass sie hier weiter forschen, ist natürlich klar (gab ja auch erst eine Meldung über ein neues Patent zur Kühlung von Stapel-Chips).
Dass Intel auch Chiplet-CPUs bauen könnte, das sollte jedem klar sein. Die Frage ist nur, warum sie das nicht machen. Das hätte aktuell durchaus viele Vorteile. Sie könnten damit die CPU Kerne sicherlich auch in vernünftigen Stückzahlen in 10nm fertigen (da kleinere Chips -> weniger Ausfälle bei der Fertigung / höhere Anzahl pro Waver), den Uncore und die IGP weiterhin in 14nm, ähnlich wie AMD das auch macht. Das wird Intel sicherlich auch früher oder später so oder so ähnlich machen. Aber aktuell ist man hier entweder zu stolz (bisher wirbt man ja gerne mit den großen Monolithen, würde man jetzt umschwenken, wäre das ja quasi ein Eingeständnis, dass AMD hier innovativer als Intel war) oder einfach von den Entscheidungsträgern zu träge (die Umstellung dauert natürlich auch immer ein paar Jahre, aber die wissen sicher nicht seit gestern, was AMD so vorhat).

Deinen Satz mit

Die Masse kauft im Desktop eh Mobile

kapiere ich nicht. Willst du damit sagen, dass die meisten keinen Desktop mehr kaufen sondern eher Notebooks?
Im Serverbereich hast du sicher Recht, da gewährt Intel durchaus viel Rabatte. Aber der Preis ist auch nicht alles, da ist vor allem Rechenleistung/Verbrauch viel wichtiger, weil man auch die Kühlung und den Platzbedarf dimensionieren muss. Und da ist AMD durchaus sehr gut aufgestellt (und bald noch besser), deswegen muss Intel ja auch so massive Rabatte gewähren.

 

[Gamerkind]

Naja, vermutlich könnte AMD auch deutlich kleinere Bumps, aber das ist halt bei Zen2 nicht nötig und wäre nur unnötig teuer.

In der Tabelle fehlt bei AMD der SI-Interposer.

Wenn man bei intel EMIB aufführt, dann gehört auch der SI-Interposer in die Tabelle mit aufgenommen, weil das das "Äquivalent" von AMD zu EMB ist!

Willst du damit sagen, dass die meisten keinen Desktop mehr kaufen sondern eher Notebooks?

Bei den Consumerrechnern sind ca. 75% Notebooks.
Also ja, da sind Mobile-APUs viel wichtiger.

 

[reppetstoH]

Das hätte aktuell durchaus viele Vorteile. Sie könnten damit die CPU Kerne sicherlich auch in vernünftigen Stückzahlen in 10nm fertigen (da kleinere Chips -> weniger Ausfälle bei der Fertigung / höhere Anzahl pro Waver), den Uncore und die IGP weiterhin in 14nm, ähnlich wie AMD das auch macht. Das wird Intel sicherlich auch früher oder später so oder so ähnlich machen.

Das sehe ich wie gesagt auch so. Sie werden das sogar müssen. Die Zeit der Fat Dice ist vermutlich einfach gekommen. Bis dahin haben sie aber noch einen ganzen Haufen Entwicklungsarbeit vor sich den das schiere vorhandensein von QPI und EMIB Expertise ist noch kein Produkt. Hypertransport hat AMD ja auch nicht erst seit gestern und trotzdem ist es ein weiter Weg zu IF2 in einem Produkt gewesen.