EPYC-Prozessoren mit Zen 4 werden 12 DDR5-Speicherkanäle haben

[HWL News Bot]

Im Rahmen eines Linux-Treiberupdates für AMDs EDAC (Error Detection and Correction) haben die entsprechenden Ingenieure offenbart, dass die zukünftigen EPYC-Prozessoren auf Basis der Zen-4-Architektur zwölf Speicherkanäle haben werden. Dies entspräche einer Steigerung von 50 % gegenüber der aktuellen Generation mit acht Kanälen.
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[sch4kal]

Dürften dann die ersten 6 Monate nur die ganzen Hyperclouds bekommen. Wir warten heute noch auf manche Milan Systeme, die es bereits seit März geben soll.

 

[Latiose]

Ui 12 Speicherkanäle. Das kostet viel Geld,alleine nur für den Ram.Ich sehe da schon ne riesen Rechnung auf den Interessenten zu rollen. Und wer nur 2 oder 4 Channel haben will,risikiert wohl möglich einen Leistungs einbruch oder bezahlt schon vorher einen hohen Preis nur alleine weil es 12 Channels besitz.
Für welche die Highend nur wegen den vielen Kernen haben will,ist das dennoch unbezahlbar.
Tya das werden nicht viele sein die sich sowas kaufen werden,da bin ich mir ziemlich sicher.

 

[Botcruscher]

Wie viele Lagen haben denn dann die Platienen? Mal eben so kommen die Leitungen nicht an den Sockel. Für den Entwickler mit dem ganzen HF Anteil sicher eine Freude.

 

[Latiose]

mit HF meinst du die chemikalien damit oder?

 

[Botcruscher]

Hochfrequenz. Pro Kanal sind das alleine 80 Datenleitungen. Dazu kommt die Versorgung und das restliche Zeug auf dem MoBo. Insgesamt alles sehr beeindruckend. Billig wird das auch nicht.

 

[Latiose]

Ja und vorallem Stromfressend ebenso.Also zum Stromsparen sind solche Systeme ebenso nicht gegeignet. FÜr mich wohl der falsches Ansatz der wo möglichst viel Leistung für so wenig Stromverbrauch wie möglich haben will.Ist halt nicht für jeden gedacht.

 

[Techlogi]

Das sind ja auch Serverprozessoren.

 

[DeathShark]

Ja und vorallem Stromfressend ebenso.Also zum Stromsparen sind solche Systeme ebenso nicht gegeignet. FÜr mich wohl der falsches Ansatz der wo möglichst viel Leistung für so wenig Stromverbrauch wie möglich haben will.Ist halt nicht für jeden gedacht.

Effizient kann ein solches System dennoch sein, sofern es in entsprechenden Anwendungen dann auch angemessen schnell ausfällt. "Strom sparen" im Sinne des kleinstmöglichen Energieverbrauches ohne Augenmerk auf die Leistung ist natürlich eher weniger der Sinn eines solchen Systems.
Auf jeden Fall kann ein Epyc mit 96 / 128 Kernen und der angesprochenen RAM-Ausstattung locker Mehr-Sockel-Systeme ersetzen, wie sie für ebenbürtige Leistung zuvor eventuell zum Einsatz kamen. Unterm Strich steht in einem solchen Szenario dann schnell mehr Leistung pro Watt.

 

[Tzk]

Also zum Stromsparen sind solche Systeme ebenso nicht gegeignet. FÜr mich wohl der falsches Ansatz der wo möglichst viel Leistung für so wenig Stromverbrauch wie möglich haben will.

Doch, genau das tut so ein System. Insbesondere, wenn es zwei alte Server ersetzt. Du kannst getrost davon ausgehen, das die Performance pro Watt (das ist die Effizienz!) des Gesamtsystems gegenüber den aktuellen Milan Prozessoren steigt. Bedenke, das 96 oder sogar 128 Kerne pro Sockel angekündigt sind, deshalb braucht man mehr Kanäle für den Ram.

 

[Latiose]

Ok wie sieht es dann aus wenn man nur auf 32 Kerner setzt ,da kann man auch mit weniger Kanäle auskommen oder?

 

[Sir Diablo]

Das lässt sich doch nicht pauschalisieren...

 

[Latiose]

Hm nicht was denn dann weil weiß nicht ob das schon wer so ausprobiert hat. Denke mal weil weniger Kerne auch weniger chacnnels notwendig sind.

 

[Holt]

dass die zukünftigen EPYC-Prozessoren auf Basis der Zen-4-Architektur zwölf Speicherkanäle haben werden. Dies entspräche einer Steigerung von 50 % gegenüber der aktuellen Generation mit acht Kanälen.

Samsung hat DDR5-Module mit einer Kapazität von 512 GB geplant. Bei 12 Speicherkanälen und zwei Modulen pro Kanal wären somit 12 TB möglich

Vorsicht! Bei DDR5 hat jeder Riegel 2 Subchannels und um 12 Channels zu erreichen wären damit nur 6 Riegel nötig, da meist nicht zwischen den klassischen Channels und den DDR5 Subchannels unterschied wird. Wie man auch hier in Anandtechs Review von Alder Lake sieht, wo es um den Vergleich von DDR4 und DDR5 geht:

As we saw, the 8 E-cores are nothing to sneeze about, but another larger consideration for MT performance is DDR5. While in the ST results we didn’t see much change in the performance of the cores, in MT scenarios when all cores are hammering the memory, having double the memory channels as well as +50% more bandwidth is going to be extremely beneficial for Alder Lake.

Bei 2 Riegel pro Chanel und 512GB pro Riegel wären dies dann "nur" 6TB, aber durch die +50% mehr Bandbreite dürften auch 6 klassische Chanels die dank der beiden Subchanels pro Riegel und höheren Frequenzen immer noch besser als 8 DDR4 Chanels performen.

 

[DragonTear]

Hm nicht was denn dann weil weiß nicht ob das schon wer so ausprobiert hat. Denke mal weil weniger Kerne auch weniger chacnnels notwendig sind.

Das eine ist vom andern erstmal unabhängig. Channels bringen IO Speed, also Datendurchsatz. Kerne bringen Rechenpower. Auf die Software kommt es an was sie braucht.
Es gibt aber einen Durchschnitt an dem sich CPU Designer orientieren und um nicht mehrere Designs produzieren zu müssen, macht es wohl Sinn die Channel-Zahl mit der Kernzahl zu skalieren und sich am maximal sinnvollen zu orientieren. Weil die neuen Epycs jetzt so viele Kerne haben sollen, legt man die Basis daher höher. Es müssen ja auch nicht alle mainboards, die 12 Kanäle ausschöpfen.

Die maximal denkbare Efizienz (sowohl in Sachen Stromverbrauch als auch Kosten) wird man dadurch vielleicht verpassen, aber das ist nicht so entscheidend wenn die CPU dank verbesserter IPC uzw. trotzdem efizienter ist (oder besseres P/L hat) als der Voränger.

 

[underclocker2k4]

Hm nicht was denn dann weil weiß nicht ob das schon wer so ausprobiert hat. Denke mal weil weniger Kerne auch weniger chacnnels notwendig sind.

Was will man da ausprobieren?
Mehr Kanäle = mehr Bandbreite, weniger Kanäle = weniger Bandbreite. So einfach ist das, getreu dem Motto, mehr ist mehr.

Die Frage ist jetzt, braucht die Anwendung mehr Bandbreite oder nicht.
Wenn du Anwendungen hast, die mit RAMspeed nicht wirklich was anfangen können, dann bringen mehr Kanäle nur bis zu einer bestimmten Grenze etwas und dann nicht mehr.
Ist ähnlich wie "1TB RAM oder 2TB RAM?". Was helfen 2TB RAM, wenn die Anwendung nur 128GB braucht.
Ergo, was helfen 100GB/s RAM Durchsatz, wenn die Anwendung mit 10GB/s locker lebt.

Das kann man also pauschal nicht sagen.
Warum man das bei AMD macht hat einfach den Hintergrund, dass man keinen Rückschritt in der per core Bandbreite machen will.
Beispiel:
Nehmen wir mal an 64C teilen sich 50GB/s, dann hat jeder Kern grob 0,8GB/s.
Teilen sich aber 96C die 50GB/s, dann hat jeder Kern nur noch grob 0,5GB/s.
Und das kann, siehe oben, Probleme geben, besonders im Hyperscalerbereich.
Spendiert man aber dem 96C 75GB/s, dann landet man wieder bei 0,8GB/s pro Kern, hat also keinen Verlust, gewinnt aber auch nicht, zumindest pro Kern.
Um dann also noch was zu gewinnen, kommt einen die erhöhte Taktrate bei DDR5 zugute, da man so die Bandbreite sowohl absolut als auch pro Kern nochmal erhöhen kann.
Und Speicherbandbreite ist in den Zielsystemen immer ein Thema.

Was man dann daraus macht, ist ne Frage des Serverdesigns. Da muss man sich schon ein paar mehr Gedanken machen als bei ner popeligen Desktopplattform.
Es ist also nen Unterschied ob man 6x 32GB Riegel reinsteckt oder 12x 16GB Riegel, je nach Anwendung eben.

Vorsicht! Bei DDR5 hat jeder Riegel 2 Subchannels und um 12 Channels zu erreichen wären damit nur 6 Riegel nötig, da meist nicht zwischen den klassischen Channels und den DDR5 Subchannels unterschied wird. Wie man auch hier in Anandtechs Review von Alder Lake sieht, wo es um den Vergleich von DDR4 und DDR5 geht:

Und eben genau weil zwischen Channels und Subchannels nicht unterschieden wird, bekommt Zen4 12 Speicherkanäle mit jeweils 2 DDR5 Subkanälen und damit summiert 24 Subkanälen.
Daraus folgt dann auch, dass für den maximalen Durchsatz eben alle 12 Kanäle bzw. 24 Subkanäle belegt sein müssen.
Würde man nur 6 Kanäle bzw. 12 Subkanäle belegen, wären nur 50% des Speicherdurchsatzes erreicht.

DDR5 verdoppelt zwar die Anzahl der Kanäle, halbiert dabei aber die Interfacebreite pro Kanal, was am Ende also, bei gleicher Taktung, auf das Gleiche rauskommt.
Der Hintergrund der Subkanäle ist, dass man auf einem so breiten Interface die Taktraten nicht mehr fahren kann, die man anstrebt. Ist am Ende das selbe Thema wie man es bei PATA->SATA und PCI->PCIe gemacht hat, nur dass man hier immer noch breite Kanäle hat.
Man betrachtet daher ein DDR5 Module weiterhin als einen Kanal, auch wenn diese intern, aufgrund der technischen Notwendigkeit, aus 2 Subkanälen bestehen.
Nimmt man sich den Intel 12900k mal vor, dann wird man feststellen, dass dieser 2 Speicherkanäle hat, sowohl bei DDR5 als auch bei DDR4.
Wäre das nicht der Fall und die 2 DDR4 Speicherkanäle würden 2 DDR5 Subkanäle werden, dann hätte man bei DDR5 kumuliert nur noch die halbe Interfacebreite.
DDR4 hat 64Bit Interfacebreite bei Dualchannel wären das also 128Bit Breite.
DDR5 hat 2x 32Bit Interfacebreite. Wären also Kanäle = Subkanäle, dann wäre ein Dualchannelbetrieb nicht möglich, da man ja 4 (Sub)Kanäle bräuchte, hat die CPU aber nicht.
Effektiv würde sich also die Interfacebreite halbieren im Dual(Sub)channelbetrieb.
Nimmt man jetzt den von dir verlinkten Artikel und schaut sich mal die Speicherbenchmarks an:

DDR4 wird mit 3200MHz angefahren und hat 16Bytes/Hz bei 128Bit Interfacebreite im Dualchannel.
DDR5 wird mit 4800MHz angefahren und hat (mit 4 Subkanälen) 16Bytes/Hz bei 128Bit Interfacebreite im Dualchannel.
DDR4: 3200MHz*16Byte/Hz=51GB/s
DDR5: 4800MHz*16Byte/Hz=76GB/s
Schaut man in die Benchmarks, kommt man bei bei DDR4 auf 45GB/s und bei DDR5 auf 75GB/s und ist damit sehr nahe an den theoretischen Werten.
Hätte DDR5 2 Kanäle=2 Subkanäle, dann würde sich im Vollausbau nur 64Bit Interfacebreite ergeben und damit 8Byte/Hz.
Rechnung:
DDR5: 4800MHz*8Byte/Hz=38GB/s und damit nur die Hälfte von dem vom, was beim Benchmark rauskommt.
Demzufolge muss die Interfacebreite 128Bit sein und das geht nur, wenn im Dualchannelbetrieb zwei 64Bit breite Interface kombiniert werden und diese wiederum aus zwei 32Bit Subkanälen bestehen.

Ergo, bei DDR5, genauso wie es schon seit DDR1 der Fall ist, hat ein Kanal immer 64Bit Breite, bzw. eben bei DDR5 2x 32Bit.
Und daraus folgt, dass ein Dualchannel 128Bit Breite hat und daher auch 2 Riegel (1 pro Kanal) benötigt. Bei 12 Kanalsystemen kommt man daher auf 768Bit kumulierte Interfacebreite. Um das zu erreichen bracht man (egal welche DDR Revision) 12 Speicherriegel mit je 1 Riegel pro Kanal.

 

[Holt]

Und eben genau weil zwischen Channels und Subchannels nicht unterschieden wird, bekommt Zen4 12 Speicherkanäle mit jeweils 2 DDR5 Subkanälen und damit summiert 24 Subkanälen.

Belege?

 

[underclocker2k4]

Alle Gerüchte deuten auf 12 Kanäle hin. (und nicht 12 Subkanäle)
Deine Annahme, dass bei DDR5 1 Kanal = 1 Subkanal ist, kannst du anhand aktueller DDR5 CPUs selber widerlegen.
Schau gerne in das Datenblatt eines 12900K und schaue dir gerne nochmal deinen verlinkten Benchmark an.
Ergo 1 Kanal = 2 Subkanäle.
Und da überall von 12 Kanälen die Rede ist, ist eben überall von 12 Kanälen die Rede und nicht von 12 Subkanälen, was wiederum nur 6 Kanäle wären.

Würde Zen4 nur mit 6 Kanälen/12 Subkanälen kommen, wäre die pro Kern Bandbreite ein Rückschritt.
8 DDR4 Kanäle: 64Byte/Hz * 3200MHz = 200GB/s -> 64C -> 3,125GB/s pro Kern
6 DDR5 Kanäle: 48Byte/Hz * 4800MHz = 230GB/s -> 96C -> 2,4GB/s pro Kern
Vollständigkeit:
12 DDR5 Kanäle: 96Byte/Hz * 4800MHz = 460GB/s -> 96C -> 4,79GB/s pro Kern

Und jetzt die Frage an dich, glaubst du, dass das AMD versuchen würde zu verkaufen, dass man pro Core die Speicherbandbreite reduziert oder dass nen Hyperscaler auch nur im Ansatz da mitgehen würde?
(das gleiche gilt auch für normale Virtualisierungsinfrastrukturen)
Nur durch den Einsatz von 12 Kanälen kann für die CPU mit der Coreverdichtung gewährleistet werden, dass es keinen Rückschritt gibt. Zumal immer nach mehr Bandbreite geschrien wird und das nicht pro CPU, sondern eigentlich pro Kern.

Das musst du mir natürlich alles nicht glauben, wir werden dann sehen was ist, wenn Genoa auf dem Markt ist.

Und selbstverständlich steht es dir frei zu belegen, dass Zen4 mit 6Kanälen/12 Subkanälen kommt.

 

[Latiose]

Ja interessant so habe ich das ja noch nicht gesehen. Jedoch wie verhält es sich wenn man für die jeweilige Software die kerne fest zuteilen würde oder einfach die nutzbare Kerne künstlich limiteren bzw einschränken. Teilen sich dann die restlichen Kerne die nicht benutzt werden dennoch die Bandbreite oder nur die benutzen Kerne? Bei mir käme eine 4,38 GB pro Kern raus. Und habe ne Steigerung zwischen ddr4 2133 zu 3600 auf 3 % mehr Leistung. Die Bandbreiten unterschied ist riesig muss die Anwendung aber dennoch klar kommen und umsetzen.

Achja bei 2133 mhz wären es dann bei mir nur 2,62 GB pro Kern. Was ja nicht viel mehr ist. Würde ich aber die ganzen Kernen und nicht nur die fest zugeordneten verwenden sähe es schon wieder anderst aus. Darum frage ich ja nach. Weil man sieht es ja immer anderst aus, wenn man es nicht so macht wie es im normalen Zustand wäre.

 

[Don]

Update in der News mit einer Tabelle, welche die Transferraten und den maximalen Ausbau aufschlüsselt.

 

[Holt]

Alles klar.