16 x 32 bit Chips an 256 bit Memory Interface ?

[Nobody1]

Hallo zusammen

Ich hab mir letzte Woche eine 9800 GT mit 1 GB Ram gekauft. Die Karte hat eine 256 bit Speicherschnittstelle.

Es sind 16 hynix H5RS5223CFR-N0C 512 Mbit Chips verbaut, welche gemäss Datenblatt über einen 32 bit breiten Daten- und einen 16 Mbit breiten Addressbus verfügen :

http://www.hynix.com/inc/pdfDownload.jsp?path=/datasheet/pdf/graphics/H5RS5223CFR(Rev1.5).pdf

Von der Kapazität her passt das ja : 32 bit x 16 Mbit = 512 Mbit, 16 Chips x 512 Mbit = 8192 Mbit = 1024 MB = 1GB.

Aber wie funktioniert dass denn mit dem 256 bit Speicherinterface ? Die Chips haben ja zusammen 512 bit (16 Chips x 32 bit) !?

Auf der Karte sind 8 Chips auf der Oberseite verbaut, die Plätze sind mit M1A - M8A beschriftet. Weitere 8 Chips befinden sich auf der Unterseite der Karte, auf den Plätzen M1B - M8B.

Über die Speicherschnittstelle können ja nur 256 bits auf einmal übertragen werden. Werden dann diese beiden 8er Gruppen abwechselnd angesteuert ? Hat diese Konfiguration nicht Nachteile gegenüber einer mit 8 Chips ?

Die selbe Karte gibt es auch mit 8 x 1 Gbit Chips. Bei dieser ist dann die Unterseite nicht bestückt. Ebenso bei der 512 MB version mit 8 x 512 Mbit Chips. Das PCB Layout ist dabei immer das selbe.

Kennt sich jemand genau damit aus und kann mir erklären wie das auf meiner Karte funktioniert ?

Liebe Grüsse, Dominik.

 

[Nobody1]

Kann jemand erklären wie dies genau funktioniert ?

 

[X909]

Man kann die Chips auch so verdrahten, dass der Datenbus nur 16 Bit breit ist.

 

[FlameZz]

irgendwie so ja. auf jedenfall sind die chips nicht jederzeit voll effektiv mit ihren 32bit angebunden, das kann man schonmal rechnerisch feststellen. wie das nun gelöst wurde.. keine ahnung.
ist aber ähnlich wie bei 32bit/64bit systemen und 4gb ram zu interpretieren. ich schreibe eine große zahl auf ein blatt papier und effektiv kommt das rein von der umsetzung nicht voll zum tragen.

 

[Nobody1]

Man kann die Chips auch so verdrahten, dass der Datenbus nur 16 Bit breit ist.

Viele Dank für Deinen Beitrag. Aber würde sich dadruch nicht auch die nutzbare Kapazität zwangsläufig entsprechend reduzieren ?

Die 512Mbit Chips auf meiner Karte haben 16Mbit breite Speicheradressen welche mit 32bit (Datenleitungen) angebunden sind (32 x 16Mbit = 512Mbit).

Bei einer 16bit Anbindung, müsste man doch auch andere Chips verwenden (16 x 32MBit) ?

Auf meiner Karte sind 16 x hynix H5RS5223CFR-N0C (512Mbit) drauf. Wie erwähnt gibt es die Karte auch mit 8 x hynix H5RS1H23MFR-N0C (1Gbit) Chips.

http://www.hynix.co.kr/inc/pdfDownload.jsp?path=/datasheet/Databook/2Q09_Databook_GraphicsMemory.pdf

 

[pajaa]

Auf der Karte sind 8 Chips auf der Oberseite verbaut, die Plätze sind mit M1A - M8A beschriftet. Weitere 8 Chips befinden sich auf der Unterseite der Karte, auf den Plätzen M1B - M8B.

Da hast du deine Lösung. Je 2 Chips hängen in Reihe und je 2 dieser Gruppen hängen an einem Speicherinterface des G92. Über die Parallelität dieser 8 Gruppen wird das volle Speicherinterface bedient.

 

[Nobody1]

Da hast du deine Lösung. Je 2 Chips hängen in Reihe und je 2 dieser Gruppen hängen an einem Speicherinterface des G92. Über die Parallelität dieser 8 Gruppen wird das volle Speicherinterface bedient.

Wie teilen sich den zwei Chips jeweils 32bit, bzw. die zwei Gruppen die Bandbreite des Interface ? Werden diese abwechselnd (im Taktzyklus) selektiert ? Hat dies nicht Nachteile in Form von Verzögerungen oder im Datendurchsatz gegenüber 8 Chips, welche 'permanent' mit 32bit angebunden sind ?

 

[X909]

Man kann ja einfach statt 32x16 Mbit mit 32x32 Mbit adressieren. Je nach Adressbereich wird dann halt der eine oder der andere Chip angesprochen.

 

[Nobody1]

Man kann ja einfach statt 32x16 Mbit mit 32x32 Mbit adressieren. Je nach Adressbereich wird dann halt der eine oder der andere Chip angesprochen.

Vielen Dank für Deinen Beitrag.

Also bekommt ein Chip die Adressen von 1-16Mbit und der andere 17-32Mbit ?
Braucht es hierfür nicht noch zusätzliche Logik und dadurch weitere Bauteile ?
Wäre somit nicht die Lösung mit 8 x 1Gbit Chips sauberer und gar effizienter ?