8,34 Milliarden Transistoren: Ein Rome-IOD zeigt seine Details

[HWL News Bot]

Mit dem Chiplet-Design der aktuellen Ryzen-, Ryzen-Threadripper- und EPYC-Prozessoren ist es AMD zusammen mit einer stetigen Weiterentwicklung der µArchitektur gelungen in fast allen Bereichen wieder ein echter Gegenspieler zum Konkurrenten Intel zu sein. Bereits mehrfach hatten wir über die Details des Designs berichtet. So haben wir uns die CCDs und IODs der neuen Ryzen-Prozessoren in detailreichen Chipshots bereits angeschaut. Auch die Komplexität der Chips wird in Anbetracht von Milliarden von Transistoren...

... weiterlesen

 

[Holt]

Sollte da wirklich so viel SRAM drin stecken? Und wenn ja, wofür wird dies dann genau genutzt? Ein gewisser Puffer für die IF dürfte nötig sein, aber so viel? Oder wurde das Die einfach nur so groß gemacht um genug Platz für alle Anschlüsse zu haben?

 

[Don]

Es könnte auch in weiten Teilen ein Crossbar-Switch sein, der die verschiedenen Komponenten des IOD untereinander verbindet.

 

[MartinFritsch]

Euch ist in der Tabelle zur Gesamtanzahl bei Matisse ein Fehler unterlaufen, in dem ihr nur einen CCD berücksichtigt habt.

 

[smalM]

Interessant die Doppelstruktur, das Rome-IOD besteht offensichtlich aus zwei Modulen auf einem Die. Eventuell hat man erst relativ spät den Plan fallen gelassen einen IOD für 4 CCDs zu bringen.

@Holt


Den Block in Grün interpretiere ich als den Cache einer Switch, er könnte 6MB groß sein.
Den Block in Orange interpretiere ich als den Cache eines Speicher-Controllers mit 4 MB.
Es könnten aber auch zwei Speicher-Controller (mit je einem 2 MB Puffer) sein, jeder zuständig für 2 Speicherkanäle.
Beide Caches sehe ich als eher nichts kompliziertes an, reiner Schreib-/Lesepuffer.

Als Grundlage meiner Abschätzung dient der SRAM-Bereich des L3 im Zeppelin-Die.

 

[reppetstoH]

Den Block in Grün interpretiere ich als den Cache einer Switch, er könnte 6MB groß sein.
Den Block in Orange interpretiere ich als den Cache eines Speicher-Controllers mit 4 MB.
Es könnten aber auch zwei Speicher-Controller (mit je einem 2 MB Puffer) sein, jeder zuständig für 2 Speicherkanäle.
Beide Caches sehe ich als eher nichts kompliziertes an, reiner Schreib-/Lesepuffer.

Sollten die gleichen Caches für Switch und IMC dann nicht auch bei den IODs der Ryzen zu finden sein? Diese hier erscheinen mir irgendwie Rome exklusiv.

AMD@7nm(12nmIOD)@Zen2@Matisse@Ryzen_5_3600@100-000000031_B… | Flickr

 

[smalM]

Ja, weder der Speicher-Controller noch die Switch haben beim Matisse-IOD irgendwelche größeren Puffer.
Dafür ist halt ein Haufen an anderen Controllern auf dem Die untergebracht.

 

[Don]

Euch ist in der Tabelle zur Gesamtanzahl bei Matisse ein Fehler unterlaufen, in dem ihr nur einen CCD berücksichtigt habt.

Danke für den Hinweis!

 

[reppetstoH]

Ja, weder der Speicher-Controller noch die Switch haben beim Matisse-IOD irgendwelche größeren Puffer.

Deswegen stellt sich mir halt die Frage nach dem Zweck dieser Puffer bei Rome. Ich nehme schon an, du hast recht, aber ... Warum?

 

[smalM]

Ich vermute wegen der Auslegung als Server-CPU wird mehr Wert auf die Handhabung konkurrierender I/O-Zugriffe gelegt.

 

[Rollo3647]

"Der mittlere Bereich des IODs besteht vermutlich hauptsächlich aus SRAM..."
Und wo ist dann die Infinity Fabric ????

 

[smalM]

Bild 2, die dunkelblauen Blöcke.
Daneben zum Vergleich eingeblendet die IF des Matisse-IOD, beschriftet mit "Zen2 client I/O".

 

[Rollo3647]

Bild 2, die dunkelblauen Blöcke.
Daneben zum Vergleich eingeblendet die IF des Matisse-IOD, beschriftet mit "Zen2 client I/O".

Also kein SRAM ;-)
So ne grosse IF macht bestimmt viel Warm.

 

[bschicht86]

Vermutung: Die SRAM-Zellen könnten Pufferbausteine für das komplexe IF-Routing sein. Schon beim Opteron mit Hyper Transport 3.0 wurde ein Teil des L3-Caches dafür genutzt, die Anfragen über den HT zu optimieren.