AMD zeigt erstmals Leistungsdaten zum Naples-Server-Prozessor

8x NUMA Nodes bei einer Software, die offenbar NUMA aware ist...
Das ist keine Kunst ;) Du kannst heute auch 8x 8890v4 Xeon E7 da hinstellen und die gleiche Software drauf tuckern lassen und du wirst staunen, dass da ziemlich sicher auch eine massive Skalierung auf die 8xQuadchannel bei ebenso 8x NUMA Nodes stattfinden wird. Denn da stehen 680GB/sec auf dem Papier... Oder halt jegliche andere Kombination aus 4000er Xeons (mit dann ebenso 16 Speicherkanälen in Summe).
Da lässt du jetzt aber sowohl den Platz- als auch den Kostenfaktor außer acht. Und AMD Boards mit 4 solcher Teile wären auch im Bereich des Möglichen - womit AMD wieder den Vorsprung hätte - oder wurde das ausgeschlossen (frage wäre wie sich dann dieser Interconnect über die 64 lanes bei sowas verhalten würde)?
 
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Natürlich -> Kosten sind dann klar unbeachtet. Aber was bringt es einfach auf A), B) oder C) zu schauen und X), Y) oder Z) völlig zu ignorieren?
8x NUMA Nodes vs. 2x NUMA Nodes ist hier der Vergleich der gezogen wurde... Da zu sagen, aber wir vergleichen 2P vs. 2P kann man machen, aber es ist nunmal nicht die Socket Anzahl das Problem, sondern wie der Spaß verdrahtet ist...

Wenn man sich in die Lage von AMD versetzt, ist es auch völlig verständlich, sich eine derartige Rosine rauszupicken... Was sollen sie auch anderes machen? Es gibt offenbar (entgegen der ersten Spekulationen) vorerst keine Modelle mit mehr wie 8C/16T pro DIE. Das setzt halt eine Art Limit. Und entweder die genutzte Software skaliert über ein MCM Konstrukt und mehreren NUMA Nodes -> oder der Spaß ist raus...
Gerade beim Preisthema ist das ganz klar entscheidend. Denn es stellt sich keiner Hardware in Größenordnungen hin, die den Softwarebedarf/die Softwareanforderungen nicht abdecken kann. Da kann der Spaß noch so "günstig" im Vergleich sein. Verfehlt es die Anforderungen, kommt es nicht in Frage...

PS: 4P Naples wird es nicht geben. Das wären 16x NUMA Nodes -> ist nicht angekündigt und wird wohl so nicht kommen. Seit den ersten A64 K8 Opterons als Okta-Socket hält sich die 8x NUMA Node Schwelle in diesem Bereich... Auch nach Intels späterem Schwenk weg vom FSB mit dem Nehalem war bei 8x NUMA Nodes schluss... Und es gibt im Moment keine Anzeichen, ob sich dies ändern wird.
Mal davon ab, die größten Modelle werden ganz sicher auch im reinen P/L eher schlecht und nur für die aller wenigsten überhaupt von Interesse sein... Stino Stangenware dürfte sich heute eher im Bereich 8-12 Cores pro Socket befinden.
Das bedeutet konkret. 4x NUMA Nodes minimal bei Naples -> sofern es überhaupt Modelle abseits eines 4x MCM geben wird (wovon ich im Moment aber ausgehe -> der C32 Socket braucht/will auch nen Nachfolger haben, das wäre quasi ein "Dual AM4" -> 1x Dualchannel per Socket mit (L)RDIMM Support für 3x Riegel pro Kanal). Das wäre dann quasi der Einstiegs-DualSocket Servermarkt mit maximal 2x8C/16T pro System.

Man könnte sich technisch gesehen bspw. ein 4x Xeon E7 Konstrukt mit 4000er Modellen als 16 Core Version hinstellen. Liegt (UVP laut Intel Ark Tabelle) bei ~3000$ pro CPU und du hättest den gleichen RAM Durchsatz bei 4x Quadchannel -> und das seit Haswell-EX, also schon ganz paar Jahre. Die 4000er E5 Xeons sind irgendwie deutlich teurer (teils 50% laut Intels Liste)

Aber da sind halt noch viele andere Faktoren, die da mit reinspielen. Bspw. die PCIe Lanes, Möglichkeiten zur Anbindung usw. So ein 4xMCM Naples stellt zwar viele Lanes bereit, aber was passiert wohl, wenn du da in Größenordnung auch Last drauf legst? Da geht massiv viel Traffic über die Interconnects, denn die Lanes stammen offenbar jeweils zu Teilen von den Prozessor-DIEs direkt -> bspw. was passiert dann mit der Skalierung usw. usf.

Als privat Person macht man es sich hier zu einfach wenn man annimmt, 1P = 1P und 2P = 2P... Denn das ist vllt optisch so zu erkennen, unter der Decke aber teils völlig anders ;)
 
Da geht es dediziert um Hardware die für bestimmte (und nur diese) Anwendungsfelder explizit gewählt wird.
Die Eierlegende Wollmilchsau gibt es im Serverbereich idR nicht (mehr)
Das im Consumersegment doch nicht anders, auch da gibt es keine CPU die in jedem Fall die besten und den anderen überlegen ist, nur muss beim Heimanwender die CPU eben viele unterschiedliche Dingen können und daher gibt es eben nicht diese Optimierung auf einen Anwendungsfall, sondern meisten sucht man die CPU die im Schnitt über viele Anwendungsfälle gut ist, aber auch hier muss man im Zweifel entsprechend des eigenen Nutzungsprofils eben Prioritäten setzen. Dann ist da noch die Frage des Preises und weil die SW für Heimanwender wird ja in aller Regel pro Rechner und nicht wie bei Profisoftware immer öfter anzutreffen pro Kern bezahlt wird, ergeben sich da daraus andere Gesichtspunkte.

Spricht man nicth von 64 Lanes pro Socket? 128 Lanes in Summe bei 2P?
Das wären dann 4x16 pro CPU -> und 1:1 dem, was Ryzen im Desktop kann...
Oder hab ich was verpasst?
So wie ich das gesehen und verstanden haben, sind pro CPU 128 Lanes vorhanden, wenn aber zwei CPUs auf dem Board sind, werden 64 davon für die Verbindung zwischen den beiden genutzt, womit es dann auch wieder "nur" 128 PCIe Lanes bei Dual-CPU sind. Wenn man sich die Ausgabe von HWInfo für RZYEN ansieht, so fallen dort einige Pseudo-PCIe Einträge auf, die Fabric scheint da flexibel zu sein und ihre Verbindungen als PCIe nutzen zu können, wobei die Frage bleibt wie weit nicht sich das andere überhaupt noch von PCIe unterscheidet.

Die MT Skalierung des Intel Quadcores ist gelinde gesagt einfach "schlecht"... Was im Nachgang dann mit Nehalem/Lynnfield ohne SMT im direkten Vergleich auch nachgewiesen wurde.
Es ist eben ein Unterschied ob alle Kerne auf einem Die sind oder verschiedene Dies miteinander verbunden werden. Selbst bei viele Kernen auf einem Die ist die Kommunikation zwischen ihnen eine große Herausforderung und Intel soll ja gerüchteweise die bisherigen Doppelringe bei den großen Skylakes gegen etwas neues ersetzt haben um dies effizienter zu machen.

Aber Naples wird wohl kaum ausschließlich für den HPC Markt gedacht sein.
So sieht es aus, da AMD ja einen recht einfachen Ansatz gewählt hat um so viele Kerne zu realisieren. Im Anbetracht der Situation von AMD ist das aber auch in Ordnung, sie müssen ja nicht Intel gleich in jedem Marktsegment überholen, wenn sie so wieder einen Fuß in die Tür des Server CPU Marktes bekommen, können sie später immer noch andere Modelle nachreichen deren Dies mehr Kerne haben. Wichtig ist für AMD ja erst einmal Geld zu verdienen und auch wieder am Markt ernst genommen zu werden. Das die CPUs nicht alle Anwendungen optimal abdecken ist da nicht so tragisch, solange die Bereiche wo sie gut sind für genug Umsatz sorgen können.

AMD Boards mit 4 solcher Teile wären auch im Bereich des Möglichen - womit AMD wieder den Vorsprung hätte - oder wurde das ausgeschlossen (frage wäre wie sich dann dieser Interconnect über die 64 lanes bei sowas verhalten würde)?
Eben, 4 CPUs sind nicht so einfach machbar, außer man will die in eine Kette aneinander hängen und dann sehr lange Signalwege zwischen bei beiden CPUs am Ende riskieren, was wohl bei den internen Dies auch der Fall sein wird. Daher hat AMD auch immer nur von 2 CPU Systemen gesprochen. Bei Intels 4 Sockel Systemen ist meine ich jede CPU mit zwei Nachbaren verbunden, da ergibt sich nur zu einer der 4 ein längerer Weg der über eine andere CPU geht.
 

 
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