AMDs 12-Core-CPU Magny-Cours im März 2010 - Taktraten aufgedeckt?

[SileX86]

<p><img style="margin: 10px; float: left;" alt="amd_opteron_new" src="images/stories/logos/amd_opteron_new.jpg" height="100" width="100" />Im nächsten Jahr will <a target="_blank" href="http://www.amd.com">AMD</a> neue Server-Plattformen einführen, die auf neue CPU-Sockel, Chipsätze und Prozessoren setzen. Für die sogenannte "Maranello"-Plattform mit dem Sockel G34 hat der Chipentwickler eine ganz besondere CPU vorgesehen, die mit bis zu 12 Kernen ausgestattet ist, sie trägt den Codenamen Magny-Cours. Bereits im März des nächsten Jahres soll Magny-Cours in Form der "Opteron 6000"-Serie an den Start gehen. Die Prozessoren basieren dabei auf der K10.5-Architektur in 45 nm Strukturbreite. Neben den 12-Kern-Chips sollen auch Modelle mit acht Kernen kommen. Dabei...<p><a href="/index.php?option=com_content&view=article&id=13833&catid=34&Itemid=99" style="font-weight:bold;">... weiterlesen</a></p>

 

[denni]

Schönes Teil, aber sicher teuer

 

[Neurosphere]

Naja, zwei 6-Kerner halt.

 

[[TLR]Snoopy]

Die aber nicht so wie beim 775 Quad über einen FSB kommunizieren und die beiden Hexa Core werden einen gemeinsamen L3 Cache haben, nicht so wie bei den 775 Quad wo jeder Dual seinen eigenen L2 Cache hat und nicht auf den L2 Cache des anderen zugreifen konnte.

 

[Undertaker 1]

Nein, die haben beide ihren eigenen L3. Über eine (afair) HT-Verbindung können zwischen denen aber natürlich Daten ausgetauscht werden. Das ging bei einem S775 Quad btw natürlich auch, dort allerdings über den FSB.

 

[mr.dude]

Snoopy hat völlig recht. Der L3 in Magny Cours ist logisch eine Entität, auch wenn er räumlich aufgrund der 2 Dies getrennt ist. Kein Verkehr geht Off-Package. Es ist im Grunde ein ähnliches Prinzip wie bei Nehalems L3 Ringbus, nur nicht mit On-Die Logik als Verbindungsglied, sondern einer Hypertransport Bridge. Und genau so sieht es das System, als zusammenhängenden L3. Überhaupt nicht vergleichbar mit Kentsfield bzw Yorkfield.

 

[Undertaker 1]

Knackpunkt ist nicht was das System sieht. Welche Bandbreite bzw. wichtiger noch, Latenz, besitzt der verwendete HT-Link eigentlich? Der L3 eines aktuellen PII schafft etwa 9GB/s bei ~8ns Latenz, die Frage ist, was bei einem Zugriff auf den L3 des anderen Die jetzt an Zugriffszeit hinzukommt.

 

[mr.dude]

Das ist kein Knackpunkt, denn das war gar nicht Gegenstand von Snoopys Aussage. Es ging um die Logik, nicht um Leistungswerte.

 

[Undertaker 1]

Wenn du denkst, dass es darum geht...

 

[Phantomias88]

Kann es sein das der Speicherkontroller nun schneller läuft als der CPU core Takt?
Der HT-Link soll mit 6,4GT/s laufen, sind das etwa 3,2GHz? (3,6GT/s = 1,8GHz)
Sollte das zutreffen, wäre es auch interessant welche Latenz der L3 cache bei 3,2GHz hat!?

 

[[TLR]Snoopy]

@mr.dude
Danke, doch ist dies mal wieder eine Bestätigung, warum... siehe Sig

 

[Undertaker 1]

Lustig, dass du trotzdem alles mitliest. Da lohnt sich doch die Aufklärung deinerseits, das es eben kein gemeinsamer L3 (wenn auch äußerlich so präsentiert) ist.

Kann es sein das der Speicherkontroller nun schneller läuft als der CPU core Takt?
Der HT-Link soll mit 6,4GT/s laufen, sind das etwa 3,2GHz? (3,6GT/s = 1,8GHz)
Sollte das zutreffen, wäre es auch interessant welche Latenz der L3 cache bei 3,2GHz hat!?

Der L3 von Magny-Cours soll mit 1,8GHz takten.

 

[Phantomias88]

@ UT1

Das bezieht sich nur auf die EE Versionen mit 8 Kernen!
Der HT-Link kann nicht schneller laufen als der CPU-NB Takt! und der soll bei den 12-Kerner mit 6,4GT/s laufen!

 

[Gelöschtes Mitglied 45455]

Hmm einen Athlon2 X12 fänd ich recht interessant. Solange er nicht mehr als 80€ kostet.

 

[Undertaker 1]

Das bezieht sich nur auf die EE Versionen mit 8 Kernen!

Wo hast du das gelesen? Die letzten mir bekannten Meldungen sprachen von generell 1,8GHz, nicht nur bei bestimmten Modellen.