Aus 10 werden 7 nm: Intel benennt Fertigungsgrößen neu und gibt Vorschau auf die nächsten Jahre

Ich bin mir nicht sicher, ob Intel nicht auch bei 10ESF hätte bleiben können oder sollen, weil ja 10ESF 3 Monate vor der ersten Produkteinführung stand und man sich damit bereits abgefunden hatte. Ansonsten kann man die Angleichung an TSMC/Samsung nur begrüßen. Das ist so vergleichbarer, auch wenn es nie komplett vergleichbar sein wird. Zumal TSMC/Samsung zukünftig noch aggressiver mit den Zahlen nach unten gehen könnten, um sich zumindest kurzzeitig auf dem Papier vom anderen zu lösen - bis zur nächsten Angleichung.
 
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Wenn dann bei Alderlake auch noch rauskommt, dass die Leistungsaufnahme auch nicht gut ist, dann wirds echt recht lustig.
Man wird auch bei Alder Lake die Leistungsaufnahme mit entsprechenden BIOS Einstellungen in die Höhe treiben können und viele Boards werden dies schon in der Defaulteinstellung tun, aber das sagt nichts über die Effizienz aus, die muss man vergleichen indem man entweder bei gleicher Leistung die Leistungsaufnahme vergleicht oder bei gleicher Leistungsaufnahme die Leistung. Das die letzten Prozent an Takt und damit Leistung natürlich auch bei der Leistungsaufnahme am meisten kosten, sollte aber sowieso klar sein.

Zum eigentlichen Thema: Die Namen der Prozesse sind doch schon längst Schall und Rauch. Wird werden sicher bald einen ähnlich Entwicklung wie bei den DRAM Herstellern sehen, die schon länger Namen wie 1xnm 1ynm oder 1znm verwenden.
 
  • Haha
Reaktionen: Tzk
Ist ja nicht so, dass auch das Hardwareluxx-Team genau das selbe sagt?!? ... Aber ja, ein paar AMD Fanboys wissen da natürlich mehr :)
 
@Don
Alle Elemente wie diese TSV (selbst die jetzigen, die laut Folie 500-mal größer sind) oder andere Teile aus Metall etc. sind schon seit Jahren viel zu klein um gelötet oder mit Maschinen verbunden/platziert zu werden.
Kennst du dich etwas aus, hast Erklärungen, technische Papiere, Videos etc. parat wie dies in der Fertigung geschieht?
Vermutlich schwer an Informationen zu kommen.

In Video wird bei "Chiplet to Wafer underfill" ein grober simpler Ansatz wie das Ausfüllen mit flüssigem Metall durch ein Röhrchen gezeigt, oder das grobe Abschleifen, was alles aus meinem simplem Verständnis überhaupt nicht sein kann, geht es da doch um Strukturen von kleiner/größer 10, 20, 30/Milliardstel m oder die nur 50, 40, 30 Atome dick sind.
ich vermute z.B. dass Metall in einen gasförmigen Zustand gebracht wird und mit einem Trägergas vermischt, auf eine Fläche gedampft wird, oder durch Ionisation oder oder.
Alles was in irgendeiner Weise geschnitten, verbunden, platziert, transfertiert etc. wird, geschieht seit langem nur noch durch mittels Laser, aktuell EUV-Litography, Plasmabestrahlung?
 
und viele Boards werden dies schon in der Defaulteinstellung tun
das ist praktisch, denn so kann man gleichzeitig sagen 'guck mal, wie flott die sind' und ausserdem 'die sind nur so stromfressend weil die nicht nach intel vorgaben laufen'.

aber das sagt nichts über die Effizienz aus, die muss man vergleichen indem man entweder bei gleicher Leistung die Leistungsaufnahme vergleicht oder bei gleicher Leistungsaufnahme die Leistung.
ich wuerde sagen: die wird im betrieb innerhalb der herstellerspezifikation verglichen.
 
Samsung ist nicht sonderlich gut dabei was kleine Strukturen betrifft.

Als Beispiel sei hier der nVidia Chip für die 3090 genannt. Samsung nutzt hier den eigenen 8 nm Prozess mit einer Packdichte von ~ 44,56 MT/mm².
Der Vollausbau (GA100) wird aber bei TSMC im 7 nm Prozess gefertigt und kommt dort auf ~ 65,37 MT/mm².
Intel erreichte im alten 14 nm Prozess aber schon ~ 37,5 MT/mm² und steigert das ganze voraussichtlich im 10 nm Prozess auf ~ 100,8 MT/mm² -> https://en.wikipedia.org/wiki/10_nm_process
 
Statt Fantasiebrandings rauszubringen sollen die mal lieber auf Cinebenchpunkte pro Watt für singlecore+Multicore angeben...
Wen interessiert was da wie gefertigt wird? Hauptsache viel Bums bei wenig Strombedarf!
 
Als Beispiel sei hier der nVidia Chip für die 3090 genannt. Samsung nutzt hier den eigenen 8 nm Prozess mit einer Packdichte von ~ 44,56 MT/mm².
Anandtech gibt da etwas andere Werte an:

Transistordensity_Founderies.png


Aber die Methoden diese anzugeben sind nicht einheitlich und die Dichte ist auch nicht überall gleich, je höher der Takt ist, umso weniger dicht werden i.d.R. die Transistoren in dem Bereich gepackt, die Dichte ist also nicht über den ganzen Chip gleich.

Statt Fantasiebrandings rauszubringen sollen die mal lieber auf Cinebenchpunkte pro Watt für singlecore+Multicore angeben.
Hier geht es um die Fertigungsprozesse und nicht die damit erstellten Endprodukte. Die CB Scores wird man dann nach Erscheinen der CPUs im Review sehen können. Ob Gerüchte wie dieses zu Alder Lake stimmen, weiß man auch erst dann.
 
Statt Fantasiebrandings rauszubringen sollen die mal lieber auf Cinebenchpunkte pro Watt für singlecore+Multicore angeben...
Wen interessiert was da wie gefertigt wird? Hauptsache viel Bums bei wenig Strombedarf!
Sorry aber was interessiert mich ein Cinebenchpunkt oder "zockst" Du Cinebench?
Reale Leistung ist das was zählt und nicht irgendein obskurer Wert einer Rendersoftware.
 
vielleicht macht er nebenher i.e. video produktion und rendert dafuer szenen?

nicht jeder nutzt seine kiste nur zum zocken. dafuer ist btw. auch jede aktuelle mittelklasse cpu ausreichend schnell.
 
aber klar, wenn du das absolut maximal machbare vergleichen willst, dann taugt die Tabelle. Nur dafür. :)
Neja, wenn ein Node eine höhere peak density liefert, dann liefert dieser tendenziell davon ab auch in anderen Situationen eine höhere Dichte.


Bis zu einem gewissen Grad ziehe ich dort sogar mit, trotzdem soll Intel erstmal liefern und dann werden wir sehen.
Alderlake mit 10nm ESF bzw. Intel 7 kannste doch schon kaufen ;)



Finde ich leider nicht. Gerade die Tabelle ist grottenschlecht.
Entweder man beguckt sich die theoretischen Möglichkeiten eines Nodes oder man beguckt sich, was in Realität damit geschaffen wird. Und vor allem trennt man sehr deutlich in LP und HP.
Dr. Cutress hat schon besseres abgeliefert...
Dann stell doch eine bessere Tabelle, mit besseren Werten, zusammen. Klar sind die Werte nicht optimal, zumal die Zählweise nicht standardisiert ist, aber so hat man überhaupt Werte für einen Vergleich.
 
@Paddy92
Danke für den Tip, da wäre ich nie alleine drauf gekommen mir eine Tabelle mit Fin-Pitch, Poly-Pitch, M2, Diffusionbreak, Transistorzellengröße, theoretischer Transistordichte, praktischer Transistordichte, Mask-Layers, EUV-Mask-Layers, Start Risk-Production, Start HVM anzulegen. Wie bin ich jahrelang nur ohne ausgekommen? :oops:
 
@Paddy92
Danke für den Tip, da wäre ich nie alleine drauf gekommen mir eine Tabelle mit Fin-Pitch, Poly-Pitch, M2, Diffusionbreak, Transistorzellengröße, theoretischer Transistordichte, praktischer Transistordichte, Mask-Layers, EUV-Mask-Layers, Start Risk-Production, Start HVM anzulegen. Wie bin ich jahrelang nur ohne ausgekommen? :oops:
Dann stelle sie nicht selbst zusammen, sondern such diese raus (wikichip *hust*) ... Ansonsten wird halt das genutzt was zur Verfügung steht ... und das ist eben die gepostete Tabelle.
 
Das Problem ist, daß genau diese Leser die Werte der Tabelle ja nicht einordnen können.
Bspw. Intel 10nm mit 100 MT/mm².
Von einer ULP-Prozeßvariante mit der 6,18-Track-Library, die diese Transistordichte auch tatsächlich auf den Chip bringen könnte, fehlt jede Spur.
Kann Intel keine keine Fin-Reduction mit 2+2-Transistoren in der Massenproduktion oder wollen sie nicht? Wissen wir nicht.
Soll der unbedarfte Leser unbedarft bleiben, in dem man ihm die Komplikationen vorenthält? Sorry, nicht so mein Ding...
 
Das Problem ist, daß genau diese Leser die Werte der Tabelle ja nicht einordnen können.
Bspw. Intel 10nm mit 100 MT/mm².
Von einer ULP-Prozeßvariante mit der 6,18-Track-Library, die diese Transistordichte auch tatsächlich auf den Chip bringen könnte, fehlt jede Spur.
Kann Intel keine keine Fin-Reduction mit 2+2-Transistoren in der Massenproduktion oder wollen sie nicht? Wissen wir nicht.
Soll der unbedarfte Leser unbedarft bleiben, in dem man ihm die Komplikationen vorenthält? Sorry, nicht so mein Ding...
Man kann sich aber auch einfach stur stellen und einfach verweigern mal die Adresse anzusteuern auf die man verwiesen wurde ...
 
So kann man's auch machen. "hey wir bekommen 7nm nicht rechtzeitig zum Laufen, was sollen wir nur machen" "Wir nennen den 10er Prozess jetzt einfach 7er, das ist die Lösung"
Haha wie lächerlich 🤣
 
So kann man's auch machen. "hey wir bekommen 7nm nicht rechtzeitig zum Laufen, was sollen wir nur machen" "Wir nennen den 10er Prozess jetzt einfach 7er, das ist die Lösung"
Haha wie lächerlich 🤣


Es geht darum, dass bereits Intels 10ESF vergleichbar zu TSMC 7nm ist und man deswegen eine Angleichung vorgenommen hat. Genau wegen solcher Leute wie dir übrigens.
 
hey wir bekommen 7nm nicht rechtzeitig zum Laufen, was sollen wir nur machen" "Wir nennen den 10er Prozess jetzt einfach 7er,
Derzeit sieht es nicht so aus als würde es mit dem ursprünglich 7nm genannten Fertigungsprozess Probleme geben, denn erste Produkte damit sind für 2023 angekündigt und außerdem hat Intel den Prozess der vorher 10nm hieß in 7 (ohne nm) umbenannt und den der vorher 7nm genannt wurde, in Intel 4. Steht beim Namen des Prozesses kein nm hinter der Zahl, so bezieht es sich auf das neue Namensschema, so schwer ist das doch eigentlich nicht, oder?
 
Intel hat hier mal wieder die Investoren angelogen:

Eigentlich ein Unding /:


Wo haben sie denn gelogen? Der Artikel widerspricht sich doch gar nicht. Sie haben Qualcomm und Amazon als Kunden gewonnen, das wird doch noch bestätigt im Artikel. Über den Umfang genau hat Intel nichts gesagt.
 
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