Blockdiagramm zeigt Anbindung zwischen Ryzen-CPU, Chipsatz und weiteren Komponenten

[HWL News Bot]

In den vergangenen Tagen gab es viele Details zu den kommenden X570-Mainboards, die zur Computex erwartet werden. Aus einer internen Präsentation stammend ist nun ein Bild des Blockdiagramms aufgetaucht, welches die einzelnen Verbindungen zwischen dem Ryzen-Prozessor, dem Chipsatz und den weiteren Anschlussmöglichkeiten aufzeigt.Die größte Neuerung der Ryzen-Prozessoren der dritten Generation ist die Tatsache, dass es sich um ein Chiplet-Design handelt. Ein I/O-Die kümmert sich um die internen und externen Datenverbindungen und ein oder zwei CPU-Dies (je nach Modell) auf Basis der Zen-2-Architektur beinhalten die CPU-Kerne. Im Blockdiagramm wird allerdings nur...

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[Gamerkind]

USB 3.1 Gen2 im SOC:O

 

[Vincy]

 

[Gamerkind]

Und weiter?

 

[Holt]

Das Diagramm zeigt nichts, was nun wirklich überraschend wäre, da ist alles wie es bei den Vorgängern war, außer dass eben die PCIe Lanes nun PCIe 4.0 Lanes sind. Die Frage wie viele PCIe Lanes und SATA Ports der X570 selbst hat, beantwortet es leider nicht.

 

[Holzmann]

Die Frage wie viele PCIe Lanes und SATA Ports der X570 selbst hat, beantwortet es leider nicht.

Der X570 wird mittels x4 Gen4 Uplink angebunden und sollte dann nicht weniger als 40 Gen4 Lanes bereitstellen können.

 

[Gamerkind]

40?

Woher kommt die Info?

 

[Don]

Ich denke da ist einfach eine Null zu viel angehängt worden versehentlich.

 

[Holzmann]

AMD X570 Chipset to Feature 40 PCIe 4.0 Lanes | TechPowerUp

 

[Gamerkind]

Also wenn ich das richtig verstehe, kann der X570 keine 40Lanes bereitstellen, weil einiges mit SATA, USB,... shared ist.

 

[Holzmann]

Mal sehen CB nimmt Bezug auf dieser Quelle: ��家】AMD Ryzen 3000 平�架構�光 CPU 與 PCH 之間�級 PCIe 4.0 x4 頻寬 - 電腦領域 HKEPC Hardware - 全港 No.1 PC網站

"Vier davon sind für die Anbindung an den X570-Chipsatz bestimmt, womit noch 20 für andere Geräte verbleiben. Erwartungsgemäß sollen 16 Lanes (PCIe x16) für Grafikkarten bestimmt sein, die als einmal x16 oder zweimal x8 angebunden werden."

Quelle: AMD Ryzen 3000: Details zu PCIe 4.0 bei Matisse und X570-Chipsatz - ComputerBase

 

[Don]

Das sind aber die Verbindungen direkt an der CPU, dazu brauchen wir auch keine News von CB, weil das auch schon einmal alles oben steht - mehrfach.

 

[Oberst]

AMD X570 Chipset to Feature 40 PCIe 4.0 Lanes | TechPowerUp

Wo sich Techpowerup das aus den Fingern saugt, ist mir aber nicht klar. Aus der abfotografierten Marketingfolie ist das jedenfalls nicht ersichtlich und ich halte das auch nicht für realistisch. Wenn der Chipsatz mit 4 Lanes angebunden wird, dann wird der auch maximal 4 4.0 Lanes weiter reichen. Vielleicht ist AMD so nett und wandelt die 4.0 Lanes in 3.0 Lanes mit doppelter Anzahl, dann könnte man also 8 3.0 Lanes nutzen (für GBit LAN und weitere Zusatzfunktionen würde ja sogar eine 2.0 Lane reichen), aber AMD wird garantiert nicht aus 4 Lanes 40 machen, das wären ja noch schlimmer wie bei Intel (die bieten ja aktuell auch mehr Lanes im Chipsatz, als Bandbreite zur CPU zur Verfügung steht). Klar, die Lanes sind nicht immer alle aktiv und damit kann man das auch bis zu einem gewissen Grad machen, aber von 4 auf 40 halte ich für übertrieben. So ganz nebenbei, was sollte man denn mit den 40 Lanes anbinden??? 8 M2 SSDs und 8 LAN Ports?
Ich denke, Techpowerup hat da was falsch verstanden.

 

[SlotkuehlerXXL]

Alles beim alten nur schneller, ich wäre ja mal dafür statt auf "schnell" auf "mehr" zu setzen.
Eine PCIe4 GPU könnte man ja jetzt auch nur mit X8 anbinden etc. und den Rest dann Sinnvoll verteilen. So muss man weiterhin wenn man alles nutzen will wieder Brückenchips hier und da verbauen und kann dann wie so oft trotzdem nicht alle Anschlüsse auf dem Brett verwenden.

 

[Holt]

Wenn der Chipsatz mit 4 Lanes angebunden wird, dann wird der auch maximal 4 4.0 Lanes weiter reichen. Vielleicht ist AMD so nett und wandelt die 4.0 Lanes in 3.0 Lanes mit doppelter Anzahl, dann könnte man also 8 3.0 Lanes nutzen (für GBit LAN und weitere Zusatzfunktionen würde ja sogar eine 2.0 Lane reichen)

Wieso muss der Uplink die volle Bandbreite der Downlinks haben? Dies ist total unnötig und wird deshalb auch nicht gemacht, denn es werden eben nie alle Lanes zu gleich Zeit mit vollen Bandbreite Daten übertragen wollen. Der X570 wird den Leaks nach über maximal 16 PCIe 4.0 Lanes verfügen, wenn man dann mit 4 SATA Ports zufrieden ist. Dazu kann man dann zweimal je 4 Lanes gegen 4 SATA Ports tauschen, also auch nur 8 Lanes und dafür dann 12 SATA Ports wählen oder 12 Lanes und hat dann 8 SATA Ports. Was davon umgesetzt wird, entscheidet der Boardhersteller und idealerweise kann man dies dann auch als Anwender entscheiden, weil das Board einem die Wahl lässt.

aber AMD wird garantiert nicht aus 4 Lanes 40 machen, das wären ja noch schlimmer wie bei Intel (die bieten ja aktuell auch mehr Lanes im Chipsatz, als Bandbreite zur CPU zur Verfügung steht).

Von 40 kann nicht die Rede sein, da wurde die ganz Plattform genommen und die 4 Lanes an denen der X570 selbst hängt, wurden auch noch mitgezählt, obwohl die ja nicht verfügbar sind, weil da ja gerade der Chipsatz dran hängt. Die CPU hat zwar 24 Lanes, 16 die üblicherweise für die Graka sind, 4 vom internen Chipsatz (wobei man da zwei gegen zwei SATA Ports "tauschen" kann) und die 4 für die Anbindung des Chipsatzes (die nennt Intel DMI und zählt sie nicht mit), der dann im Fall des X570 eben bis zu 16 Lanes bietet, was realistisch gerechnet eben bis zu 36 Lanes ergibt.

Klar, die Lanes sind nicht immer alle aktiv und damit kann man das auch bis zu einem gewissen Grad machen, aber von 4 auf 40 halte ich für übertrieben.

Es werden ja auch nur 4 auf 16, aber schön zu sehen wie den ganzen AMD Fanboyse die vorher über DMI als Flaschenhals und das Unding von Intel dem Chipsatz mehr Downlink als Uplink Bandbreite zu geben, nun auf die Füße fällt. AMD macht es jetzt nämlich ganz genau so und das ist auch sehr gut, denn mehr Lanes sind auch dann ein großer Vorteil, wenn der Uplink es ihnen nicht allen gleichzeitig erlaubt Daten in die gleiche Richtung mit vollen Bandbreite zu übertragen, weil dies in der Praxis sowieso fast nie vorkommen wird. Der einzige Fall wo wirklich mal ein Flaschenhals wäre, sind RAID 0 mit schnellen PCIe SSDs, aber deren Relevanz in der Praxis abseits der Benchmarksfreaks ist wohl 0.