CISC/RISC Frage

[Lord]

Hey,
ich habe mich gerade ein bisschen über RISC/CISC-Architekturen belesen und habe jetzt einige Fragen. Zum einen; stimmt es, dass alle heutigen Architekturen eine Hybrid-CISC-RISC-Lösung sind, also mit CISC-Befehlen arbeiten (können), die sie dann für einen RISC-Kern "decodieren"? Welcher Teil der CPU ist für dieses Decodieren zuständig?

Gruß
Lord

 

[X909]

Zu Frage 1: Zumindest für X86 CPUs ist das korrekt. DSPs arbeiten teilweise komplett auf RISC-Ebene.

Das Dekodieren übernimmt - wie der Name schon sagt - der Befehlsdecoder. Also das, was nach dem L1I-Cache kommt bzw. beim P4 vor dem Tracecache.

 

[thekillah]

Das ist je nach Prozessor und Hersteller unterschiedlich.

Bekannt ist mir wenn ich nicht falsch liege (Ja, IT Ausbildung scho 4 Jahre vorbei) ROP, Micro-Op und µOp. Wenn du mehr wissen möchtest, kann ich ja mal in meinen Unterlagen stöbern. Dazu hatte ich schonmal ne fach präsi machen müssen.

 

[Lord]

@thekillah: Das wäre wahnsinnig freundlich. Ich brauche die Information nämlich (möglicherweise) selbst für eine Ausarbeitung. Außerdem interessiert es mich generell. Was für eine Ausbildung hast du denn genau gemacht?
@X909: Du scheinst einiges über den generellen Prozessoraufbau zu wissen - kannst du mir gute Quellen nennen, wo ich mich belesen kann? Ich finde bei google generell eher veraltetes Zeug.

 

[hostile]

http://www.intel.com/design/processor/manuals/253665.pdf

Guck mal da... Vllt hilft's

gruß
hostile

ps. http://www.intel.com/products/processor/manuals/index.htm

 

[thekillah]

@thekillah: Das wäre wahnsinnig freundlich. Ich brauche die Information nämlich (möglicherweise) selbst für eine Ausarbeitung. Außerdem interessiert es mich generell. Was für eine Ausbildung hast du denn genau gemacht?

Ich habe ne Ausbildung zum IT-Systemelektroniker gemacht.
Ich schaue heute Abend mal meine alten Datenbestände durch.

 

[huehnchen2]

es gibt auch noch "reine" RISC-Prozzis - HP stellt diese noch her, ich weis aber nicht ob die zu 100% RISC sind, aber denke eher nicht...
zu beachten ist bei denen halt nur, das man da nicht einfach irgendein xbeliebiges BS drauf installieren kann, bei HP-RISC wäre das BS zb HP-UX (unix - haben wir hier leider anner Uni*grml*).
Vor kürzerer Zeit hatte auch irgendein Hersteller (war es sun?) auch nen neuen Prozzi rausgebracht mit 64 Cores, alle rein RISC...
RISC hat meines Wissens nach auch den Vorteil be einfach berechnungen die 4fache geschwindigkeit gegenüber cisc zu haben(ob das noch genau 4fach is weis ich nicht), aber dafür haben diese auch eine viel geringe Taktfrequenz(sind sau teuer, deswegen wird HP die Produktion auch bald einstellen, laut nem Admin hier anner Uni)..den schnellsten RISC den ich hier anner uni gesehen habe, hatte 770Mhz.

Wenn was falsches hierbei es, möge man es gerne korrigieren
Ansonsten hab ich hoffentlich nochn bissl weitergeholfen!

 

[FischOderAal]

der Itanium ist afaik auch eine RISC-CPU. und die gibs mit mehr als 770 MHz Takt

http://de.wikipedia.org/wiki/Itanium_2

 

[Antrazzz]

ARM Prozessoren sind auch RISC-CPUs. Die haben aber in der PC Welt nix zu tun. Die stecken aber recht oft in Handys, PDAs & Co.

 

[[HOT]]

Diese Begriffe sind schlicht veraltet. Für die meisten Prozessoren gelten diese Grenzen nicht mehr, sie sind eine Mischung aus beidem, vereinen die Vorteile beider Welten. IA32 / AMD64 ist eine CISC ISA, aber der Prozessor selbst ist ein Mischmasch, weil er den Befehlssatz in ein eigenes Format dekodiert, dass man nicht als reinrassigen RISC Code bezeichnen kann.

 

[X909]

Dazu gibts nen schönen Thread bei 3D Center

Ne gute Quelle ist z.B. chiparchitect. Wikipedia ist fürn Anfang auch nicht schlecht.

Aber [HOT] hat schon recht. Eigentlich kann und muss man nicht mehr stur nach CISC und RISC trennen.

Was die 4-fache Geschwindigkeit angeht muss ich widersprechen. Grundsätzlich hat das nichts mit CISC/RISC zu tun. Bei RISC spart man sich halt den Decoder, nimmt dafür aber andere Nachteile in Kauf.

Der Itanium ist mit seiner EPIC (bzw. VLIW) Architektur auch nicht unbedingt das was man eine Paradebeispiel für RISC nennen könnte