[Sammelthread] Der DDR1 Ram-Chip Thread

Einleitung

Ich habe mir gedacht, dass eine separate Übersicht über die verfügbaren DDR1 Ram Chips, ihr Verhalten bei Übertaktung und das -potenzial sicher einigen hier im Forum weiterhilft. Außerdem möchte ich Detailsaufnahmen der Chips zusammenstellen, damit man umgelabelte Chips einfacher identifizieren kann. Außerdem können wir noch einfache Tests dazunehmen, mit denen man die jeweiligen Chip erkennen kann, falls sie z.B. unter Heatspreadern verborgen sind. Das Ganze soll nach Hersteller und Chiptyp sowie -kapazität sortiert sein.

Kurzlinks zu den jeweiligen Herstellern:
Aeneon / Infineon / Qimonda | Elpida | Hynix | Micron | Mosel Vitelic | Nanya / Elixir | Promos | Samsung | Winbond |

Umgelabelte Chips

Usertests

SPD Tool


SPDTool Tutorial
SPDTool Tutorial:



(Bildquelle: https://occlub.ru/news/software/269...oj-oblasti-spd-v-modulyax-operativnoj-pamyati)

Vorgehen zum SPD modden:

1. SPDTool v0.63 herunterladen und starten
2. Im Menü mittels File -> Read den entsprechenden Stick auslesen
3. SPD Tool zeigt nun den Inhalt des SPD an. In der oberen Hälfte wird der Inhalt in Hex angezeigt, in der unteren Hälfte ist das ganze dekodiert aufgeschlüsselt
3a. Falls gewünscht kann das SPD über File -> Save auf die Festplatte gesichert werden
4. Um nun einen Riegel um einen Rank zu "berauben" wird "number of DIMM Ranks" um eins heruntergesetzt

An dieser Stelle sollte man darauf achten das sich das korrekte Bit oben im HEX Bereich ändert. Für die Ranks zuständig ist Byte 5, also das sechte Byte in der ersten Zeile (gezählt wird ab Null!). Bei einem DDR1 Doublerank Riegel sollte Byte 5 02h sein, bei einem Singlerank Riegel 01h. !Achtung! Bei mir hatte das SPD Tool an dieser Stelle einen Fehler, es wurde 02h als "3 Ranks" ausgelesen, was natürlich quatsch ist! Wichtig ist der Hex Wert, nicht was das SPDTool unten anzeigt!

5. Wenn die Änderung erfolgt ist, dann muss über das Menü via EDIT -> fix Checksum noch die Checksumme des SPD korrigiert werden.
6. Nun wird noch der Riegel per File -> Write geflasht
7. Neustart und freuen das der Riegel nur noch die halbe Kapazität hat... :bigok:

SPD Inhalt entschlüsselt:
Understanding DDR Serial Presence Detect (SPD) Table
By: DocMemory
Serial Presence Detect (SPD) data is probably the most misunderstood subject in the memory module industry. Most people only know it as the little Eprom device on the DIMM that often kept the module from working properly in the computer. On the contrary, it is quite the opposite. The SPD data actually provide vital information to the system Bios to keep the system working in optimal condition with the memory DIMM. This article attempts to guide you through the construction of an SPD table with "Turbo-Tax" type of multiple choices questions. I hope you will fin the information here interesting and useful.

ByteDescriptionValue
Byte 0Number of Serial PD Bytes written during module production
The most common for standard 184pin DIMM and 200pin SODIMM is 128 bytes written although some special modules and manufacturer would occasionally insert different number.
128 Byte 80h
255 Byte FFh
Byte 1Total number of Bytes in Serial PD device
This is referring to the EEPROM size used. For standard 184pin DIMM and 200pin SODIMM, device used is usually 128 Bytes or 256 Bytes with 256 Bytes as the most common.
128 Byte (24C01) 07h
256 Byte (24C02) 08h
Byte 2 Fundamental Memory Type
This refers to the DRAM type. The most common now-a-days are either SDRAM or DDR. In this case, we are only dealing with DDR
00h reserved
01h Standard FPM DRAM
02h EDO
03h Pipelined Nibble
04h SDRam
07h DDR (recommended default)
08h DDR2 SDRam
Byte 3 Number of Row Addresses on this assembly
This relates to the DRAM size as well as the Refresh scheme of the DRAM. The best way to discover this is to use the AutoID function of the CST DIMM tester. You would first run the AutoID on the tester. You then use the [Edit] [AdrDat] function to display the Row and Column Address counts.
0Dh 13
0Ch 12
0Bh 11
0Ah 10
09h 9
Byte 4Number of Column Addresses on this assembly
This relates to the DRAM size as well as the Refresh scheme of the DRAM. The best way to discover this is to use the AutoID function of the CST DIMM tester. You would first run the AutoID on the tester. You then use the [Edit] [AdrDat] function to display the Row and Column Address counts.
0Dh 13
0Ch 12
0Bh 11
0Ah 10
09h 9
Byte 5Number of Physical Banks on DIMM
This is referring to the internal banks (or ranks) on the module. Normally, you can count the number of chips on the module and make a guest that there would be one bank (rank) for each 8 pieces of DRAM chips. However, downgrade modules often use two defective chips to replace one. Stacked modules also uses two chip stacked as one physical chip. Those would make the identification very complex. The best way to identify the banks (ranks) would be to use the AutoID function in the CST testers. The tester displays number of internal Banks directly after AutoID is executed.
01h 1Bank
02h 2Banks
03h 3Banks
04h 4Banks
Byte 6Module Width of this assembly
This refers to the number of data bit width on the module. For a standard 8 byte DIMM, 64 bits would be most common while an 8 byte ECC module would have 72 bits. Some special module might even have up to 144 bits. In any case, a CST tester AutoID function would tell you this number in plan English.
40h 64bit
48h 72bit
90h 144bit
Byte 7Module width of this assembly (Continue)
This byte is used only if your DIMM exceeds 16 bytes (144 bits).
additional bit 00h recommended default
Byte 8Voltage Interface Level of this assembly
This refers to the power supply voltage Vdd of the DIMM. Standard DDR module would be 2.5V SSTL
03h 3.3V SSTL
04h 2.5V SSTL DDR recommended default
05h 1.8V SSTL
Byte 9SDRAM Device Cycle time at Maximum Supported CAS Latency (ns)
This commonly referred to the clock frequency of the DIMM. Running at its specified CL latency. The higher order nibble (bits 4-7) designates the cycle time to a granularity of 1ns; the value presented by the lower order nibble (bits 0-3) has a granularity of .1ns and is added to the value designated by the higher nibble.
Example: 75h -> 7xh = 7ns and x5h = +0.5ns -> 7.5ns
75h 266MHz data rate DDR
60h 333MHz data rate DDR
50h 400MHz data rate DDR
46h 433MHz data rate DDR
42h 466MHz data rate DDR
Byte 10SDRAM Device Access from Clock (tAC)
This is referred to the data valid time from the clock. This can be read directly from the DRAM manufacturer data sheet. But caution must be taken to read off the correct column since this is CL (clock latency) related. In the DDR data sheet, it is listed as tAC and is in fraction of a nano-second (ns).
Example: 75h -> 7xh = 0.7ns and x5h = +0.05ns -> 0.75ns
+/-0.6ns 60h
+/-0.65ns 65h
+/- 0.7ns 70h
+/-0.75ns 75h
Byte 11DIMM Configuration Type
This is to identify the DIMM as ECC, Parity, or Non-parity. Normally non-parity is related to 64 bit module, Parity and ECC are related to 72 bit or higher memory bit width on the module.
00h Non ECC
01h Parity
02h ECC
Byte 12Refresh Rate/Type
This byte describes the module’s refresh rate and if it is self-refreshing or non-self refreshing. Today, most standard modules would be capable of self-refreshing. The refresh time is easily read from the DRAM manufacturer data sheet. Refresh time can be listed in two different ways.
1. In Refresh Interval Time. For example: 15.6usec. or 7.8usec.
2. In milli-seconds per x Refresh Cycles. For example: 62.4ms in 8K refresh cycles.
This can be converted back into refresh interval time with the equation:
Refresh Interval = Total Refresh Period / number of refresh cycles
80h 15.6 usec. Self-refresh (4K)
82h 7.8 usec. Self-refresh (8K)
Byte 13Primary SDRAM Width
This refers to the bit width of the DDR DRAM for a standard DIMM module.
04h 4 bits
08h 8 bits
10h 16 bits
Byte 14Error Checking SDRAM Width
This refers to the bit width of the error checking DRAM. For a standard module, it is either no ECC bit, 8 bits, or 16 bits on a 144 bit module.
00h 0 bit
08h 8 bits
10h 16bits
Byte 15Minimum Clock Delay, Back-to-Back Random Column Access (tCCD min).
This is read off the tCCD min column of the DRAM data sheet and is in the unit of clock cycles. For the most case, it is 1 clock cycle.
1 clock cycle 01h
2 clock cycle 02h
Byte 16Burst Lengths Supported
This is indicates the burst length supported. In most case, it is 2,4,8 burst supported.
2, 4,8 Burst length supported 0Eh recommended default
Byte 17Number of Banks on SDRAM Device
This is referring to the internal bank on the DRAM chip. All modern DDR have 4 internal banks.
4 Internal Banks 04h recommended default
Byte 18CAS Latency (CL)
This refers to the all the different Cas Latency supported by your chip. This can vary with the frequency you operate your DIMM. This number can be read off your DRAM data sheet.
CL=2.5 and 3 supported 18h
CL=2.0, 2.5 and 3 are all supported 1Ch
Byte 19Chip Select Latency
This is the maximum time between the activation of CS to the time the Chip Select is effective. This is counted in number of clock cycles. For modern DRAM, this number is 0 clock cycle.
0 clock cycle 01h recommended default
Byte 20Write Latency
This is the maximum time between the activation of WE to the time that writing is effective. This is counted in number of clock cycles. For most modern DDR SDRAM, this number is 1 clock cycle.
1 clock cycle 02h recommended default
Byte 21SDRAM Module Attributes
This byte describes the DIMM, whether it is unbuffered, registered, differential clocked or with FET switches.
Unbuffer DDR DIMM with differential clock 20h
Registered DDR DIMM 26h
Byte 22SDRAM Device Attributes
This byte describes the DRAM specification on voltage tolerance, the type of pre-charge supported, plus support of dual strength drivers. Modern DRAM are standardized on these features. These features are usually found on the feature list of the DRAM specification sheet.
DDR (Fast AP, Concurrent AP supported) C0h recommended default
Byte 23SDRAM Minimum Clock Cycle Time Derated by Half a Clock
This is referred to the speed the DRAM can run at when the Cas Latency is reduced by 0.5 clock. This data can be looked up from the datasheet of the DRAM. This is usually listed at the first page of the data sheet where it mentioned highest frequency it can run at a certain cas latency setting.
With 0.5 CL derate, it would work as a DDR200 A0h
With 0.5 CL derate, it would work as a DDR266 75h
With 0.5 CL derate, it would work as a DDR333 60h
Derated operation not allowed 00h
Byte 24Data Access Time from clock when CL is Derated by Half a Clock (derated tAC)
This is referred to the tAC (access time) the DRAM can run at when the Cas Latency is reduced by 0.5 clock. This data can be looked up from the datasheet of the DRAM. This is usually listed at the first page of the data sheet where it mention maximum frequency it can run at a certain cas latency setting.
+/-0.65 ns 65h
+/- 0.7 ns 70h
+/-0.75 ns 75h
Derated operation not allowed 00h
Byte 25
SDRAM Minimum Clock Cycle when CL is Derated by One Clock

This is referred to the speed the DRAM can run at when the Cas Latency is forced to reduce by two notches. (that is 1 clock for DDR) This data can be looked up from the datasheet of the DRAM. This is usually listed at the first page of the data sheet where it mentioned what frequency it can run at a certain cas latency setting.
DDR 400 CL3 cannot be degraded to lower than CL2.5 as listed in Byte 18 00h
With 1 CL derate, it would work as a DDR200 A0h
With 1 CL derate, it would work as a DDR266 75h
With 1 CL derate, it would work as a DDR333 60h
Derated operation not allowed 00h
Byte 26Data Access Time from clock when CL is Derated by One Clock. (derated tAC)
This is referred to the tAC (access time) the DRAM can run at when the Cas Latency is derated by 1 clock. This data can be looked up from the datasheet of the DRAM. This is usually listed at the first page of the data sheet where it mentions the maximum frequency it can run at a certain cas latency setting.
+/-0.65 ns 65h
+/- 0.7 ns 70h
+/-0.75 ns 75h
Derated operation not allowed 00h
Byte 27Minimum Row Pre-charge Time (tRP)
This is tRP read off the DRAM data sheet.
12ns 30h
15ns 3Ch
18ns 48h
20ns 50h
Byte 28Minimum Row to Row Access Delay (tRRD)
This is the tRRD time read off the DRAM data sheet
10ns 28h
12ns 30h
15ns 3Ch
Byte 29Minimum Ras to Cas Delay (tRCD)
This is the tRCD time read off the DRAM data sheet.
12ns 30h
15ns 3Ch
18ns 48h
20ns 50h
Byte 30Minimum Active to Pre-charge Time (tRAS)
This is the tRAS time read off the DRAM data sheet.
40ns 28h
45ns 2Dh
50ns 32h
55ns 37h
Byte 31Module Bank Density
This refers to the Mega-Byte in each physical bank (rank) on the DIMM. For example: if a 256MB module has two physical banks, then each physical bank should have 128MB.
32 MB 08h
64MB 10h
128MB 20h
256MB 40h
512MB 80h
Byte 32Address and Command Input Setup Time Before Clock (tIS)
This refers to the time of the address and command lines have to occur before the next clock edge. It is labeled as tIS in the case of DDR.
(tIS)
0.6ns. 60h
0.8ns 80h
1.0ns. A0h
Byte 33Address and Command Input Hold Time After Clock (tIH)
This refers to the period of time the address and command lines have to hold after the last clock edge has appeared. It is labeled as tSH in SDRAM and tIH in the case of DDR.
(tIH)
0.4ns. 40h
0.6ns. 60h
0.8ns. 80h
1.0ns. A0h
Byte 34SDRAM Device Data/Data Mask Input setup Time Before Data Strobe (tDS)
This refers to the time of the Data and Data Mask lines have to occur before the next clock edge. It is labeled as tDS in the case of DDR.
(tDS)
0.4ns. 40h
0.6ns 60h
0.8ns. 80h
Byte 35Address and Command Input Hold Time After Clock (tDH)
This refers to the period of time the Data and Data Mask lines have to hold after the last clock edge has appeared. It is labeled as tDH in the case of DDR.
(tDH)
0.4ns. 40h
0.6ns. 60h
0.8ns. 80h
1.0ns. A0h
Byte 36-40Reserved for Virtual Channel SDRAMNormally Not VC SDRAM 00h
Byte 41Minimum Active to Active Auto Refresh Time (tRC)55ns 37h
60ns 3Ch
65ns 41h
70ns 46h
Byte 42Minimum Auto Refresh to Active Auto Refresh Time (tRFC)70ns 46h
75ns 4Bh
Byte 43Maximum Device Cycle time (tCKmax)10ns 28h
12ns 30h
Byte 44Maximum Skew Between DQS and DQ (tDQSQ)
Maximum DQS tolerance
0.4ns 28h
0.5ns 32h
0.6ns 3Ch
Byte 45Maximum Read DataHold Skew Factor (tQHS)
Maximum DQS and DQ window tolerance.
0.5ns 32h
0.6ns 3Ch
Byte 46PLL Relock TimeNot available 00h recommended default
Byte 47-61Superset InformationNot available 00h recommended default
Byte 62SPD Data Revision CodeRevision 0.0 00h
Revision 1.0 10h
Revision 2.0 20h
Byte 63Checksum for Byte 0 to 62
Checksum is calculated and placed into this byte. All CST testers have automatic checksum calculation for this byte. All you have to do is to fill in and audit byte 0-62, the tester will automatically fill in byte 63 for you through the auto-checksum calculation.
N/A
Byte 64-71Manufacturer’s JEDEC ID Code
This is a code obtained through manufacturer’s registration with JEDEC ( the standard setting committee). A small fee is charged by JEDEC to support and maintain this record. Please contact JEDEC office.
Byte 64 is the most significant byte. If the ID is not larger then one byte (in hex), byte 65-71 should be filled with 00h.
N/A
Byte 72Module manufacturing Location
Optional manufacturer assigned code.
N/A
Byte 73-90Module Part Number
Optional manufacturer assigned part number.
The manufacturer’s part number is written in ASCII format within these bytes. Byte 73 is the most significant digit in ASCII while byte 90 is the least significant digit in ASCII. Unused digits are coded as ASCII blanks (20h).

spd.jpg
N/A
Byte 91-92Module Revision Code
Optional manufacturer assigned code.
Byte 93-94Module Manufacturing DateByte 93 is the year:
2002 66h
2003 67h
2004 68h

Byte 94 is the week of the year:
wk1-wk15 01h – 0Fh
wk16-wk31 10h – 1Fh
wk32-wk47 20h – 2Fh
wk48-wk52 30h – 34h
Byte 95-98Module Serial Number
Optional manufacturer assigned number.
On the serial number setting, JEDEC has no specification on the data format nor dictates the location of Most Significant Bit. Therefore, it’s up to individual manufacturer to assign his numbering system. All CST testers and EZ-SPD programmers have the option for user to select either byte 95 or byte 98 as the MSB (most significant bit). The testers assume the use of ASCII format; which is the most commonly used. The CST testers also have the function to automatically increment the serial number on each module tested.
N/A
Byte 98-127Manufacturer’s Specific Data
Optional manufacturer assigned data.
N/A
Byte 128-255Open for Customer Use
Optional for any information codes.
N/A

inf
Aeneon/Infineon/Qimonda


Bezeichnung von Infineon Chips:

Chip Typ und RevisionChip Bezeichnungtyp.OC VerhaltenAnmerkungenMerkmale des PackageBauzeitraumBild
AT-6
Revision "A"
256mbit
x8
HYB25D256809AT-6
200Mhz2-2-2-X2.8V
240Mhz2-2-2-X3V
250Mhz+2-2-2-X3.3V+
  • skaliert sehr gut mit hoher Spannung (3.3V+)
  • über 250Mhz möglich
  • gerüchteweise baugleich zu Winbond BH-6
  • unterstützt CL=2 und CL=2.5 aber kein CL=3
  • an der kurzen Kante des Chips 2 längliche Metallkanten
  • mittig im Chip zwei kreisrunde Vertiefungen
  • Loch für "Pin1" relativ klein und tief
0232 - 0311
BT-5/6
Revision "B"
256mbit x8HYB25D256800BT-5/6
200Mhz2.5-3-3-X2.6V
  • -/-
  • -/-
0334
BT-5/6
Revision "B"
256mbit x8HYB25D256800BT-5/6
200Mhz2.5-3-3-X2.8V
  • -/-
  • Andere Metallpunkte an der Chipkante als der 0334 Chip
0447
BE-5/6
Revision "B"
256mbit x8HYB25D256800BE-5/6
512mbit x8HYB25D512800BE-5/6
200Mhz2-3-2-X2.8V
  • verfügbar von Infineon sowie umgelabelt als Qimonda und Aeneon
  • skaliert minimal mit erhöhter Spannung (~2.9V)
  • über 250Mhz möglich
  • streut sehr stark bzgl. OC
  • -/-
Aeneon0516 - 0804
Infineon-/-
Qimonda-/-
-/-
CE-5/6
Revision "C"
256mbit x8HYB25D256800CE-5/6
512mbit x8HYB25D512800CE-5/6
200Mhz2-3-2-X2.8V
220Mhz2.5-3-2-X2.8V
240Mhz3-3-2-X2.8V
250Mhz+3-3-3/2-X2.8V
  • verfügbar von Infineon sowie umgelabelt als Qimonda und Aeneon
  • skaliert minimal mit erhöhter Spannung (~2.9V)
  • über 250Mhz möglich
  • streut sehr stark bzgl. OC
  • an der kurzen Kante des Chips 4 Metallpunkte paarweise angeordnet
  • Loch für "Pin1" relativ groß und flach
Aeneon0508 - 0838
Infineon-/-
Qimonda0642 - 0712
512Mx8:


256Mx8:
DE-5
Revision "D"
512mbit x8HYB25D512800DE-5
240Mhz3-3-2-X2.6V
  • -/-
  • an der kurzen Kante des Chips 4 Metallpunkte paarweise angeordnet
  • Loch für "Pin1" relativ groß und flach
Qimonda0830


elp
Elpida

Chip Typ und RevisionChip Bezeichnungtyp.OC VerhaltenAnmerkungenMerkmale des PackageBauzeitraumBild
5B
256mbit
x8
DD2508AMTA
512mbit
x8
D5108AFTA-5B-E/TD]
-/--/-
  • an der kurzen Kante des Chips vier Metallpunkte, paarweise angeordnet, Punkte sitzen an der Unterkante des Chips
  • Punkt für "Pin1" aufgedruckt, keine Vertiefung im Chip
  • mittig in einer kurzen Seite halbkreisförmige Ausparung
-/-256mbitx8:

512mbitx8:



hyn
Hynix

Bezeichnung von Hynix Chips:
* der vorletzte Buchstabe vor dem Trennzeichen gibt die Chip Revision an. Bekannte Revisionen: A,B,C,D
* Hinter dem Trennziechen steht der Speedbin. Bekannte Bins: -J, -D4, -D43, D5


Chip Typ und RevisionChip Bezeichnungtyp.OC VerhaltenAnmerkungenMerkmale des PackageBauzeitraumBild
BT-D43
Revision "B"
256mbit
x8
HY5DU56822BT-D43
220MHz2.0-4-4-X2.8V
250MHz+2.5-4-4-X2.8V
260MHz+3.0-4-4-X2.8V
  • skaliert ein wenig mit der Spannung (bis 3,3V?)
  • DS 4 ; SR 9 für NF2
  • laufen gut mit NF2
  • 512MBit Chips takten schlecht!
  • vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig
2003-2004?
CT-D43
Revision "C"
256mbit
x8
HY5DU56822CT-D43
256mbit
x16
HY5DU561622CT-D43
220MHz2.0-3-3-X3.0V
235MHz2.0-4-4-X3.0V
225MHz+2.5-3-3-X3.0V
260MHz+2.5-4-4-X3.0V
260MHz+3.0-4-4-X2.9V
  • skaliert ein wenig mit der Spannung (bis 3,0V?)
  • DS 4 ; SR 9 für NF2
  • laufen gut mit NF2
  • vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig
2003/2004?
DT-D43
Revision "D"
256mbit
x8
HY5DU56822DT-D43
256mbit
x16
HY5DU561622DT-D43
210MHz2.0-3-3-X2.8V
250Mhz+2.5-3-3-X2.9V
250Mhz+3-4-4-X2.9V
  • skaliert ein wenig mit der Spannung (bis 3,3V?)
  • DS 4 ; SR 9 für NF2
  • laufen gut mit NF2
  • werden warm
  • vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig
2004?
BTP-D43
Revision "BP"
512mbit
x16
HY5DU121622BTP-D43
512mbit
x8
HY5DU12822BTP-D43
-/--/-
  • vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig
  • P = lead free
>2005?-/-
CTP-D43
Revision "CP"
512mbit
x16
HY5DU121622CTP-D43
512mbit
x8
HY5DU12822CTP-D43
250MHz+3-4-4-X2.9V
  • skaliert kaum mit der Spannung
  • DS 4 ; SR 9 für NF2
  • laufen gut mit NF2 (3-4-4-X)
  • vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig
  • P = lead free
>2005/2006
DTP-D43
Revision "DP"
512mbit
x16
HY5DU121622DTP-D43
512mbit
x8
HY5DU12822DTP-D43
240MHz+3-4-4-X2.8V
  • skaliert kaum mit der Spannung
  • vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig
  • P = lead free
>2007
ETR-E3C
Revision "ER"
512mbit
x8
H5DU5182ETR-E3C
512mbit
x16
H5DU5162ETR-E3C
200MHz2.0-2-2-X>2.7V
230MHZ2.0-3-3-X2.5V
250MHz2.5-3-3-X2.5V
250MHz+3.0-3-3-X2.5V
  • skaliert kaum mit der Spannung
  • DS4; SR 9 für NF2
  • sehr selten
  • vier Metallpunkte paar weise angeordnet, Anordnung Punte anders als andere Hynix Chips
  • lead free; R= ROHS?
>2009/2010

mic
Micron

Bezeichnung von Micron Chips:

Chip Typ und RevisionChip Bezeichnungtyp.OC VerhaltenAnmerkungenMerkmale des PackageBauzeitraumBild
5B C
Revision "C"
256mbit
x8
-/-
512mbit
x8
-/-
220Mhz2.5-2-2-X2.8V
240Mhz2.5-3-2-X2.8V
250Mhz+3-3-2-X2.8V
  • skaliert je nach Revision bis 3.1V
  • neuere Revisionen werden bei höherer Spannung sehr heiss
  • mit guten Chips 250Mhz 2.5-3-2-X möglich
  • schafft 2.5-2-2-X bei 200Mhz (2.8V)
  • -/-
-/--/-
5B G
Revision "G"
256mbit
x8
-/-
512mbit
x8
-/-
200Mhz2-2-2-X2.8V
240Mhz2.5-2-2-X2.8V
260Mhz+3-3-3-X2.8V
  • skaliert je nach Revision bis 3V
  • neuere Revisionen werden bei höherer Spannung sehr heiss
  • mit guten Chips 250Mhz 2.5-2-2-X möglich
  • schafft 2-2-2-X bei 200Mhz (2.8V)
  • je eine halbrunde Kerbe in der kurzen Seite des Chips
  • in den Kerben ist Metall sichtbar
0638512Mx8:

256Mx8:

mov
Mosel Vitelic


Chip Typ und RevisionChip Bezeichnungtyp.OC VerhaltenAnmerkungenMerkmale des PackageBauzeitraumBild
SAT5B
256mbit
x8
V58C225680SAT5B
200Mhz2.5-3-3-X2.8V
240Mhz+3-4-4-X2.8V
  • -/-
  • -/-
0446
SAT6
256mbit
x8
V58C225680SAT6
200Mhz2.5-3-3-X2.8V
  • -/-
  • -/-
0340 - 0511
VAT7
128mbit
x8
V58C3128804VAT7
133Mhz3-3-3-X2.8V
  • -/-
  • -/-
0133

nan
Nanya / Elixir

Chip Bezeichnung


Chip Typ und RevisionChip Bezeichnungtyp.OC VerhaltenAnmerkungenMerkmale des PackageBauzeitraumBild
AT-75B
Revision "A"
128mbit
x8
N2DS12880AT-75B
133Mhz2.5-3-3-X2.6V
  • -/-
  • -/-
0128
AT-7K
Revision "A"
128mbit
x8
NT5DS32M8AT-7K
133Mhz2.5-3-3-X2.6V
  • -/-
  • -/-
0226
BT-5T
Revision "B"
256mbit
x8
NT5DS32M8BT-5T
200Mhz
225Mhz
3-3-3-8
3-3-3-8
2.5V
2.5V
  • kein CL2 möglich
  • schafft 2,5-2-2-5
  • reagiert kaum auf Spannung
  • läuft mit CL3 am Höchsten
  • mittelgroßer Kreis im linken unteren Rand
  • 2 Metallpunkte weit auseinander
0416
CS-5T
Revision "C"
256mbit
x8
NT5DS32M8CS-5T
200Mhz
200Mhz
250Mhz
265Mhz
3-3-3-8
2-2-2-11
2,5-3-2-11
3-3-3-11
2.5V
2.7V
2.7V
2.7V
  • CL2 / CL2,5 / CL3 möglich
  • schafft 2-2-2-11 auf nF2
  • reagiert kaum auf Spannung
  • läuft sehr gut auf nF2
  • mittelgroßer Kreis im linken unteren Rand
  • 4 Metallpunkte paarweise an den Kanten
0607
CT-5T
Revision "C"
256mbit
x8
NT5DS32M8CT-5T
200Mhz2.5-3-3-112.5V
  • großer flacher Stanzpunkt = Herstellort Taiwan
  • kleiner flacher Stanzpunkt = Herstellort Italien
  • 4 Metallpunkte paarweise an den Kanten
0526 - 0601
ES-5T
Revision "E"
512mbit
x8
N2DS51280ES-5T
200Mhz2.5-3-3-X2.6V
  • -/-
  • -/-
0647

pro
Promos

Chip Bezeichnung
promos-bezeichnung.JPG

Chip Typ und RevisionChip Bezeichnungtyp.OC VerhaltenAnmerkungenMerkmale des PackageBauzeitraumBild
SBI5
Revision "B"
512mbit
x8
V58C2512804SB
200Mhz3-3-3-X2.8V
  • -/-
  • -/-
1046
sam
Samsung

Bezeichnung von Samsung Chips:
samsung-bezeichnung.JPG
samsung-bezeichnung2.JPG




Chip Typ und RevisionChip Bezeichnungtyp.OC VerhaltenAnmerkungenMerkmale des PackageBauzeitraumBild
TCB3
Revision "C"
256mbit
x8
k4h560838c-tcb3
200Mhz2-3-3-X2.8V
  • skaliert je nach Revision bis 3.1V
  • Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet
  • 4 Metallpunkte auf der kurzen Seite des Chips (2 ganz außen)
  • mittelgroßer Punkt für Pin 1
0223
[/URL]
TCB3
Revision "D"
256mbit
x8
k4h560838d-tcb3
200Mhz2-3-3-X2.8V
  • skaliert je nach Revision bis 3.1V
  • Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet
  • 4 Metallpunkte auf der kurzen Seite des Chips (2 ganz außen)
  • mittelgroßer Punkt für Pin 1
0304
TCB3
Revision "F"
256mbit
x8
k4h560838f-tcb3
200Mhz2-3-3-X2.8V
  • skaliert je nach Revision bis 3.1V
  • Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet
  • mittelgroßer Punkt für Pin 1
0404
TCCC
Revision "F"
256mbit
x8
k4h560838f-tccc
200Mhz
250Mhz
3-3-3-X
3-4-4-X
2.8V
  • Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet
  • mittelgroßer Punkt für Pin 1
0413
TCCD
Revision "F"
256mbit
x8
k4h560838f-tccd
200Mhz2-2-2-X2.8V
250Mhz2.5-3-3-X2.6-2.8V
270Mhz+3-3-3-X2.8V
280Mhz+3-4-3-X2.8V
  • skaliert je nach Revision bis 3.1V
  • Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet
  • mit guten Chips über 300Mhz bei 3-4-3-X möglich
  • schafft 2-2-2-X bei 200Mhz (<=2.8V)
  • 6 Metallpunkte auf der kurzen Seite des Chips (2 ganz außen)
  • mittelgroßer Punkt für Pin 1
0449
TCC4
Revision "D"
256mbit
x8
k4h560838d-tcc4
200Mhz2.5-3-3-X2.8V
  • skaliert je nach Revision bis 3.1V
  • Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet
  • mittelgroßer Punkt für Pin 1
0226
TCC5
Revision "E"
256mbit
x8
k4h560838e-tcc5
233Mhz2.5-3-3-X2.8V
  • skaliert je nach Revision bis 3.1V
  • Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet
  • 4 Metallpunkte auf der kurzen Seite des Chips
  • mittelgroßer Punkt für Pin 1
0352
UCCC
Revision "C"
512mbit
x8
k4h510838C-uccc
200Mhz3-3-3-X2.6V
240Mhz+3-4-4-X2.6V
  • skaliert nicht mit höherer Spannung
  • skaliert mit 3-4-4-X bis über 280Mhz
  • stark schwankende Chipgüte
  • 6 Metallpunkte auf der kurzen Seite des Chips
  • mittelgroßer, flacher Punkt für Pin 1
0531 - 0610
UCCC
Revision "D"
512mbit
x8
k4h510838D-uccc
200Mhz3-3-3-X2.6V
240Mhz+3-4-4-X2.6V
  • skaliert nicht mit höherer Spannung
  • skaliert mit 3-4-4-X bis über 280Mhz
  • stark schwankende Chipgüte
  • 6 Metallpunkte auf der kurzen Seite des Chips
  • mittelgroßer, flacher Punkt für Pin 1
0652

win
Winbond


Chip Typ und RevisionChip Bezeichnungtyp.OC VerhaltenAnmerkungenMerkmale des PackageBauzeitraumBild
AH-6
Revision "A"
256mbit
x8
W942508AH-6
133Mhz2-2-2-X2.5V
200Mhz2-3-3-X2.5V
210Mhz3-4-4-X2.5V
  • im 175nm Verfahren gefertigt
  • unterstützt CL=2 bis CL=3
  • läuft mit 2.5V am Besten, keine Skalierung darüber hinaus
  • für OC nur bedingt geeignet
  • an der kurzen Kante des Chips 2 längliche Metallkanten
  • mittig im Chip zwei kreisrunde Vertiefungen
  • Loch für "Pin1" relativ klein und tief
0212
BH-5/6
Revision "B"
256mbit
x8
W942508BH-5
256mbit
x8
W942508BH-6
200Mhz2-2-2-X2.8V
250Mhz2-2-2-X3.3V
260Mhz+2-2-2-X3.4V+
  • im 175nm Verfahren gefertigt
  • skaliert sehr gut mit hoher Spannung (3.3V+)
  • gute Chips erreichen 250Mhz bei 3.2V
  • schafft meist 2-2-2-X bei 200Mhz (<2.8V)
  • unterstützt nur CL=2 und CL=2.5, kein CL=3 Support
  • an der kurzen Kante des Chips 2 längliche Metallkanten
  • mittig im Chip zwei kreisrunde Vertiefungen
  • Loch für "Pin1" relativ klein und tief
-/-
CH-5/6
Revision "C"
256mbit
x8
W942508CH-5
256mbit
x8
W942508CH-6
200Mhz2-3-2-X2.8V
240Mhz2-2-2-X3V
250Mhz+2-2-2-X3.3V+
  • im 133nm Verfahren gefertigt
  • skaliert sehr gut mit hoher Spannung (3.3V+)
  • über 250Mhz möglich
  • schafft meist nur 2-3-2-X bei 200Mhz (2.8V)
  • skaliert oft nur bis ~3.4V
  • unterstützt CL=2, CL=2.5 und CL=3
  • an der kurzen Kante des Chips 2 längliche Metallkanten
  • mittig im Chip zwei kreisrunde Vertiefungen
  • Loch für "Pin1" relativ klein und tief
-/-
UTT BH-5
Revision "B"
"untestet"
256mbit
x8
umgelabelt
200Mhz2-2-2-X2.9V
240Mhz2-2-2-X3V
250Mhz+2-2-2-X3.4V+
  • skaliert sehr gut mit hoher Spannung (3.3V+)
  • über 250Mhz möglich
  • UTT = ungetestete BH-5
  • meist etwas schlechter als old BH-5
  • skaliert oft nur bis ~3.4V
  • Entweder ohne Aufdruck oder umgelabelte Chips
  • nicht empfehlenswert für Nforce2 Systeme
  • an der kurzen Kante des Chips 2 längliche Metallkanten
  • mittig im Chip zwei kreisrunde Vertiefungen
  • Loch für "Pin1" relativ klein und tief
-/-



umgelabelt
Umgelabelte Chips


Modul Hersteller und TypChip BezeichnungModulbezeichnungMerkmale des PackageVermuteter HerstellerBildLink
Twinmos Value 512mb PC3200TMD7608F8E50DP/N: M2G9J16JATT9F081AADT
  • kleine halbkreisförmige Einprägung an kurzer Seite
  • kleiner tiefer Punkt für Pin1
Powerchip 5ns 130nm ("AADT" Endung)Post #13
Kingston Value 512mb PC3200D3208DLFCTG5AUKVR400X64C3A/512
  • kleine rechteckförmige Vertiefungen an kurzer Kante
  • großer flacher Punkt für Pin1
?Post #14
Buffalo Value 512mb PC3200ME46512843PEPP-/-
  • rauer Plastikguss
  • großer flacher Punkt für Pin1
AeneonPost #15
Corsair Value 1024mb PC320064M8BDAG-/-
  • rauer Plastikguss
  • großer flacher Punkt für Pin1
InfineonPost #15
Buffalo 1024mb PC3200ME46512843PCXPDD4003-1G/BJ
[*]kleine rechteckförmige Vertiefungen an kurzer Kante
[*]mittelgroßer flacher Punkt für Pin1 [/list]
?Post #27


usertests
Usertests

Aeneon 1 GB, CE-5

Aeneon CE-5 1024 MB Riegel Nr. 4 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED760UD00-500C98X
double sided, 45. KW 2008, Aufdruck AED93T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 235 MHz @ 2,70 v
2,5-3-3-6 @ 265 MHz @ 2,70 v
3,0-3-2-8 @ 250 MHz @ 2,50 v
3,0-3-3-8 @ 295 MHz @ 2,70 v
3,0-4-3-8 @ 295 MHz @ 2,70 v
3,0-4-4-8 @ 295 MHz @ 2,70 v

Dieser Riegel skaliert sehr gut mit dem Takt. Bei CL3 ist es mit langsamen Timings egal, die 295 MHz sind immer drin. Leider knapp an den 300 MHz gescheitert.


Aeneon CE-5 1024 MB Riegel auf ASRock K7NF2-RAID Sockel 462

Aeneon AED760UD00-500 C98X
double sided, 51. KW 2007, Aufdruck AED93T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (Subtimings 3-4-4-4-3-4-5)

2,0-3-2-11 @ 220 MHz @ 2,80 v
2,5-3-2-11 @ 250 MHz @ 2,80 v
3,0-3-2-11 @ 264* MHz @ 2,80 v

*= 264MHz ist board limit.

Aeneon 512 MB, CE-5

Aeneon CE-5 512 MB Riegel Nr. 1 auf DFI Lanparty nF4 Ultra-D Sockel 939

AED660UD00-500C88M
double sided, 26. KW 2007, Aufdruck AED83T500 C4 -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 210 MHz @ 2,50 v
2,0-3-3-5 @ 210 MHz @ 2,50 v
2,5-3-2-5 @ 210 MHz @ 2,50 v
2,5-3-3-6 @ 210 MHz @ 2,50 v
3,0-3-3-8 @ 210 MHz @ 2,50 v

Dieser Riegel gibt mir Rätsel auf. Macht mit allen Timings bei 2,50 v die 210 MHz, aber keinen MHz mehr.


Aeneon CE-5 512 MB Riegel Nr. 3 auf DFI Lanparty nF4 Ultra-D Sockel 939

OCZ OCZ400512PF
double sided, 26. KW 2005, Aufdruck AED83T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 2,5-3-3-6 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 230 MHz @ 2,60 v
2,0-3-3-5 @ 230 MHz @ 2,50 v
3,0-3-2-5 @ 230 MHz @ 2,50 v
3,0-4-4-8 @ 230 MHz @ 2,50 v

Der OCZ-Riegel ist zwar von Haus aus mit schnelleren Timings durch OCZ spezifiziert, allerdings macht der bei 230 MHz zu, egal bei welchen Timings. Mit den schärfsten Latenzen werden 2,60 v benötigt.


Aeneon CE-5 512 MB Riegel Nr. 7 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED660UD00-500C98Y
single sided, 38. KW 2008, Aufdruck AED93T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 235 MHz @ 2,80 v
2,0-3-3-5 @ 235 MHz @ 2,70 v
2,5-3-3-6 @ 265 MHz @ 2,80 v
3,0-3-3-8 @ 275 MHz @ 2,60 v
3,0-4-4-8 @ 275 MHz @ 2,50 v

Dieser Riegel skaliert mit der Spannung recht gut, braucht aber mit den schärfsten Timings bereits 2,80 v im Gegensatz zum Riegel Nr. 3. Keine Limitierung beim Takt, kann an der Bauart "single sided" liegen.


Aeneon CE-5 512 MB Riegel Nr. 9 auf DFI Lanparty nF4 Ultra-D Sockel 939

OCZ OCZ4001024PFDC-K
double sided, 28. KW 2005, Aufdruck AED83T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 2,5-3-3-6 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 220 MHz @ 2,50 v
2,0-3-3-5 @ 220 MHz @ 2,50 v
2,5-3-3-6 @ 220 MHz @ 2,50 v
3,0-3-3-8 @ 220 MHz @ 2,50 v
3,0-4-4-8 @ 220 MHz @ 2,50 v

Dieser OCZ-Riegel macht bei 220 MHz dicht und reagiert überhaupt nicht auf Spannung. Was es so alles gibt :shake:


Aeneon CE-5 512 MB Riegel Nr. 8 auf DFI Lanparty nF4 Ultra-D Sockel 939

PNY 6464WQDXA8G17
double sided, 32. KW 2007, Aufdruck AED83T500 C5 -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 220 MHz @ 2,50 v
2,0-3-3-5 @ 220 MHz @ 2,50 v
2,5-3-3-6 @ 220 MHz @ 2,50 v
3,0-3-3-8 @ 220 MHz @ 2,50 v
3,0-4-4-8 @ 220 MHz @ 2,50 v

Gleiches Spiel wie bei den OCZ. Bei 220 MHz ist Schluss :shake:


Aeneon CE-5 512 MB Riegel Nr. 6 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED660UD00-500C88X
double sided, 44. KW 2005, Aufdruck AED83T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 210 MHz @ 2,50 v
2,0-3-3-5 @ 210 MHz @ 2,50 v
2,5-3-3-6 @ 210 MHz @ 2,50 v
3,0-3-3-8 @ 210 MHz @ 2,50 v
3,0-4-4-8 @ 210 MHz @ 2,50 v

Diese Riegel sind ja wirklich das Letzte. Da geht wirklich nichts... (n) Diesen Riegel habe ich genau 2x, brauche also seinen Bruder nicht mal Testen.


Aeneon 512 MB, BE-5

Aeneon BE-5 512 MB Riegel Nr. 2 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED660UD00-500B98X
single sided, 5. KW 2006, Aufdruck AED93T500 B -> Aeneon BE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 205 MHz @ 2,50 v
2,5-3-3-6 @ 230 MHz @ 2,60 v
3,0-3-3-8 @ 230 MHz @ 2,60 v

Dieser BE-5 Riegel läuft recht schlecht und springt nicht auf Spannungserhöhung an.


Aeneon 256 MB, CE-6

Aeneon CE-6 256 MB Riegel Nr. 10 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED560UD00-600C88X
single sided, Datum unbekannt, Aufdruck G32Mx8 DDR umgelabelt -> Aeneon CE-6

Spezifikation: 166 MHz @ 2,5-3-3-7 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 210 MHz @ 2,50 v
2,5-3-3-6 @ 210 MHz @ 2,50 v
3,0-3-3-8 @ 210 MHz @ 2,50 v
3,0-4-4-8 @ 210 MHz @ 2,50 v

Dieser Riegel schafft knapp mehr als 200 MHz, reagiert aber überhaupt nicht auf Spannungserhöhung.


Aeneon CE-6 256 MB Riegel auf ASRock K7NF2-RAID Sockel 462

Aeneon AED560UD00-600C88X
single sided, Datum unbekannt, Aufdruck G32Mx8 DDR umgelabelt -> Aeneon CE-6

Spezifikation: 166 MHz @ 2,5-3-3-7 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (Subtimings 3-4-4-4-3-4-5)

2,0-3-2-11 @ 200 MHz @ 2,50 v
2,5-3-2-11 @ 225 MHz @ 2,50 v
3,0-3-2-11 @ 230 MHz @ 2,50 v

HYNIX 1 GB, D43

Hynix D D43 1 GB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939

double sided, 52. KW 2008

Datenblattspezifikation: HY5DU12822DTP-D43 @ 200 MHz @ 3-3-3-x



Möglich:
-> CL2,5 und CL3
-> tRAS 0
-> DRAM Idle Timer 0

Nicht möglich:
-> CL2 bei 200 MHz (Spannung 2,60 v - 3,20 v; kein Booten)
-> tRCD <3
-> rRP <2

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

Cl 2,5 - 3 - 2 - 0
CL 2,5 - 3 - 3 - 0
CL 2,5 - 4 - 3 - 0
CL 2,5 - 4 - 4 - 0
200 MHz
2,60 v​
2,60 v​
2,60 v​
2,60 v​
205 MHz
2,70 v​
2,60 v​
2,60 v​
2,60 v​
210 MHz
-​
2,60 v​
2,60 v​
2,60 v​
215 MHz
-​
2,60 v​
2,60 v​
2,60 v​
220 MHz
-​
2,80 v​
2,60 v​
2,60 v​
225 MHz
-​
3,00 v​
2,80 v​
2,90 v​

CL 3,0 - 3 - 2 - 0
CL 3,0 - 3 - 3 - 0
CL 3,0 - 4 - 3 - 0
CL 3,0 - 4 - 4 - 0
200 MHz
2,60 v​
2,60 v​
2,60 v​
2,60 v​
205 MHz
2,80 v​
2,60 v​
2,60 v​
2,60 v​
210 MHz
-​
2,60 v​
2,60 v​
2,60 v​
215 MHz
-​
2,60 v​
2,60 v​
2,60 v​
220 MHz
-​
2,60 v​
2,60 v​
2,60 v​
225 MHz
-​
2,60 v​
2,60 v​
2,60 v​
230 MHz
-​
2,60 v​
2,60 v​
2,60 v​
235 MHz
-​
2,60 v​
2,60 v​
2,60 v​
240 MHz
-​
2,60 v​
2,60 v​
2,60 v​
245 MHz
-​
-​
2,70 v​
2,70 v​
250 MHz
-​
-​
2,80 v​
2,80 v​

Fazit:

CL 2,5 geht bis 225 MHz, egal ob mit 3-3-x / 4-3-x oder 4-4-x
CL 3 geht bis 250 MHz, allerdings nur mit tRCD 4


NANYA 512 MB, B-5T

Nanya B-5T 512 MB Riegel Nr. 1 auf DFI Lanparty nF4 Ultra-D Sockel 939

Nanya NT512D64S8HB1G-5T
double sided, 16./20. KW 2004, Aufdruck NT5DS32M8BT-5T -> Nanya B-5T

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2,5 / CL3, rRCD + tRP 2

Nicht möglich:
-> CL2

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,5-2-2-5 @ 205 MHz @ 2,60 v
2,5-3-3-6 @ 210 MHz @ 2,60 v
3,0-3-2-8 @ 210 MHz @ 2,60 v
3,0-3-3-8 @ 225 MHz @ 2,50 v

Nanya B-5T macht keine CL2, der Rest ist verfügbar, allerdings reagiert der Riegel so gu wie nicht auf Spannungsänderung. Kurios: sobald ich tRCD und tRP auf 2 stelle, bootet Windows immer mit mindestens 2,60 Volt, auch wenn ich nur 2,50 Volt im BIOS eingestellt habe.


NANYA 256 MB, C-5T

Nanya CS-5 256 MB Riegel auf ASRock K7NF2-RAID Sockel 462

Nanya NT256D64S88C0GY-5T
single sided, 07/2006, NT5DS32M8CS-5T [TW]

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
---

SuperPi 32M (Subtimings 3-4-4-4-3-4-5; 4-5-5-5-3-5-6)

2,0-2-2-11 @ 200 MHz @ 2,70 v (2,50V reichen richt)
2,0-3-2-11 @ 225 MHz @ 2,70 v
2,5-3-2-11 @ 251 MHz @ 2,70 v
3,0-3-3-11 @ 263 MHz @ 2,70 v



----

Stand:
#630 (inkl. umgelabelte Chips)
#1050 (ohne umgelabelte Chips)
 

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@Ben Psyko
Meine beiden XL Kits haben nur vier Punkte. In dem Post #16.698 kann man die Chips von einem Kit sehen. XL sollte immer TCCD haben.
Ist auch ein Test mit CL 2,5-3-3-X in Arbeit?
Das werde ich auch noch testen was möglich ist. Ich habe 3 XLPro Kits hier und werde erstmal grob testen.

These might scale on voltage at least up to 3.2v.
I don't want to burn them ;)
I want to reach 300mhz but not at any cost

Die 3200XL Pro bei 2,84V 222Mhz 2-2-2-5-1T ( auf Epox 9NPA+Ultra)
kurz nach dem Valid ist das System abgestürzt, Gebootet bei 215Mhz und mit A64Info hoch gedreht
 
Zuletzt bearbeitet:
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Tried myself and I was like 30s behind @ 209-MHz with BGA MDT (also Inf). Same CPU Clock -> 209x12
Meine MDT BGA Dingis laufen auch gut. 216 @ 2-3-2-5 @ 2.5V stable and 22* Benchmarking


Makes me giggle:
"Der Europa Chef von Qimonda , Herr Ahrend ( Nachfolger Infineon) garantiert mir gestern am Telefon aber: bis 2015 DDR Ram in allerbester Güte ( CF-5 ! wahrscheinlich bester DDR aller Zeiten )
Wie dem auch sei : wir werden neue OC Rekorde anpeilen können - die Hardware dazu gibt es weiterhin !"

Habe hier im Quote keine Jahre verändert, aber er meinte wohl 2005-2006

TechTrancer wird sehr gewiss Recht haben.
Würde CF und CT als Protos einstufen. Gute Dinger
 
Habe hier im Quote keine Jahre verändert, aber er meinte wohl 2005-2006
Ne, ich denke 2015 ist schon korrekt. RAM (als reiner Chip) wird relativ lange produziert, zum Beispiel für microcontoller oder Industrieanwendungen. Wir hatten hier ja schon Qimonda DE Chips von 2011, glaube ich. Es gibt sogar Winbond JH zu kaufen etc. pp.
 
Habe gerade mal angefangen, meine Winbond Module zu testen - zuerst die 2x 256MB OCZ Platinum 2-2-3-5.

240MHz mit CL2 sind wohl immerhin nicht grottig, denke aber, dass sie etwas hinter meinen alten 2x256er Corsair und Kingston Kits zurückbleiben.
Die hab ich leider nicht mehr für einen Direktvergleich. Welche Winbond genau unter den OCZ sind, kann ich nicht sagen - der HS bleibt drauf.

Und bevor jemand meckert. ja ... den 4V Jumper setz ich dann demnächst auch mal auf seine Wohlfühlposition :fresse:

240_C2225_3180mV.png
 
@Der Namenlose
hast du mal getestet, ob das System mit CL3 startet? Wenn ja, dann hast du die Antwort, was drunter ist. 240MHz / 3,2V würden meiner Meinung nach zu CH-5 Riegel passen.
 
Ich meine mich zu erinnern das Anfangs ein paar Riegel 2-3-2 gesetzt hatten, weil Sockel 478 Probleme mit dem Booten bei 2-2-2 hatte. Die Riegel waren dennoch für 2-2-2 gebinnt, nur das SPD halt nicht.
 
Danke für die Erinnerung, den CL3 Test hatte ich noch gar nicht gemacht. Die Module starten mit 3-2-2 auch ins Windows.
Fand es btw. interessant, dass diese Platinum explizit mit 2-2-3-5 beschriftet sind, nicht mit 2-3-2-5 oder 2-2-2-5, was man ja häufiger sieht.
 
Habe gerade mal angefangen, meine Winbond Module zu testen - zuerst die 2x 256MB OCZ Platinum 2-2-3-5.

240MHz mit CL2 sind wohl immerhin nicht grottig, denke aber, dass sie etwas hinter meinen alten 2x256er Corsair und Kingston Kits zurückbleiben.
Die hab ich leider nicht mehr für einen Direktvergleich. Welche Winbond genau unter den OCZ sind, kann ich nicht sagen - der HS bleibt drauf.

Und bevor jemand meckert. ja ... den 4V Jumper setz ich dann demnächst auch mal auf seine Wohlfühlposition :fresse:
I would try and test them with TRFC 13 and 14. Or better, just use my tested template settings for Winbond.
Just go from 1 to 5 when not scaling any further.

38B2F0A9-67E1-48C2-AF73-AC889C2BC63E.jpeg


edit: for tref just use auto or 2560 for now.
 
Zuletzt bearbeitet:
I am quick testing my Adata 256MB BH5 dimms (DS, no heathsink and cheap memory from what it looks like). I never really did that.
For those still looking, these dimms seem to be doing well at least up to 3.60v. I did not test them beyond that yet.
Both dimms are able to boot beyond 260MHz C2 (Winbond 1 profile) @3.22v (261MHz vs 268MHz)
 
I have a question. Is it known that some BH5 dimms (not UTT-BH5) stop scaling @3.41v?
I have a promising dimm which is able to boot 273MHz C2-2-2-5 1T @3.41v but stops scaling on more voltage. It is a Kingston KHX3200/512 (9905193-013.A01).

Edit: I tested other timings as well.
Edit 2: It is a 512MB dimm
Edit 3: Switching to my Opteron 185 which is known to do 290MHz C2 on this platform did not help.
 
Zuletzt bearbeitet:
I tested BT-D43 (256Mb ic's). I put some effort in tRFC, IdleCycle Limit and DRAM Drive Strength.
Tested on NF4 (Dr Expert).

edit: c2.5-4-4 runs 271MHz (boot). Just one dimm was tested and tREF was untouched so far.

Results so far for timings, C2 en C3 will follow:


Memory settingsCodeSettings sparks.nlSettings sparks.nl
Profiel Nr.-D43-2D43-3
Command per ClockCPCEnableEnable
Cas Latency ControlTcl2.52.5
RAS# to CAS# delayTrcd0304
Min RAS# active timeTras05 or 0608
Row precharge timeTrp0304
Row cycle timeTrc0707
Row refresh cyc timeTrfc12-14 (14 a few more MHz)14
Row to row delayTrrd0202
Write recovery timeTwr0303
Write to Read delayTwtr0202
Read to Write delayTrwt0404
Refresh periodTref25602560
Write CAS latencyTwclAutoAuto
DRAM Bank Interleave-EnabledEnabled
DQS Skew Control-AutoAuto
DQS Skew Value-00
DRAM Drive Strength-110-14
DRAM Data Drive Strength-AutoAuto
Max Async Latency-AutoAuto
DRAM Response Time-FastFast
Read Preamble Time-AutoAuto
IdleCycle Limit (DRAM Idle timer)-16-64 Cycles16-256 Cycles
Dynamic Counter-DisableDisable
R/W Queue Bypass-16x16x
Bypass Max-07x07x
32 Byte GranularityDisable (4 Bursts)Disable (4 Bursts)
Memory voltage2.8v2.8v
Memory IC typeBT-D43BT-D43
NotesDRAM Drive Strength: 1 most stable(>MHz)Idle timer: 256 Most stable (>MHz)

DRAM Drive Strength: 10-14most stable (MHz)
 
Zuletzt bearbeitet:
digitalbath konnte das Datasheet für die Hynix D5 nicht mehr finden?
Liest sich wie D5. Aber kann auch schon wieder eine andere Rev. sein.

Hynix hat DDR1 500 RAM der auf CL4 spezifiziert ist :unsure:
Wird aber keine Desktop-Speicher gewesen sein.

Bonbon für den, der mal diesen CT-5 findet, der 2-3-2, 250-MHz mit 2.85V läuft.
Einziger Hint ist dieser Post im TPU
und im XS wo auch OCZ darüber geschrieben hat, ich aber den Link nicht mehr finde.

btw: OCZ war mal Overclockerz.com daher OCZ
 
Zuletzt bearbeitet:
Das Datasheet aus deinem link kannte ich schon. Es ist meiner Meinung nach aber eine andere Revision. Dennoch so falsch können die timings darin auch nicht sein.
Ich meine mich erinnern zu können, dass ich noch ein anderes D5 datasheet mal hatte. Finde es aber nicht mehr.
 
Hynix hat DDR1 500 RAM der auf CL4 spezifiziert ist
Nicht weiter ungewöhnlich. Such mal nach Winbond W9412G6JH-4 oder W9412G6KH-4... Der ist auf DDR500 CL3 und CL4 spezifiziert. Allerdings die falsche interne Organisation, um die Chips auf einen normalen DDR Riegel zu packen. Die haben nur 2M x 4 banks x 16bits, also 4 Chips pro Rank. Wenn nicht mich nicht verrechnet habe sind das 64mb pro Rank bzw. 128mb/Stick bei beidseitiger Bestückung der Riegel.

Alternativ gibts auch W9425G6KH, die aber nur in DDR400. Und Winbond hat auf deren Seite sogar noch W9425G6JB mit 250MHz offiziell gelistet: https://www.winbond.com/resource-files/w9425g6jb_reva03.pdf
Aber halt wieder 16Mx16 statt wie für DDR1 üblich 256Mx8 oder 512Mx8.
 
digitalbath konnte das Datasheet für die Hynix D5 nicht mehr finden?
Liest sich wie D5. Aber kann auch schon wieder eine andere Rev. sein.
Can it be so that more then one revision can be D5? Since more then one revision is D43 as well.
 
Nicht weiter ungewöhnlich. Such mal nach Winbond W9412G6JH-4 oder W9412G6KH-4... Der ist auf DDR500 CL3 und CL4 spezifiziert. Allerdings die falsche interne Organisation, um die Chips auf einen normalen DDR Riegel zu packen. Die haben nur 2M x 4 banks x 16bits, also 4 Chips pro Rank. Wenn nicht mich nicht verrechnet habe sind das 64mb pro Rank bzw. 128mb/Stick bei beidseitiger Bestückung der Riegel.

Alternativ gibts auch W9425G6KH, die aber nur in DDR400. Und Winbond hat auf deren Seite sogar noch W9425G6JB mit 250MHz offiziell gelistet: https://www.winbond.com/resource-files/w9425g6jb_reva03.pdf
Aber halt wieder 16Mx16 statt wie für DDR1 üblich 256Mx8 oder 512Mx8.
Das mit der RAM organisation habe ich noch nicht 100% versstanden.
RAM Riegel x16bit Chips haben bei DDR also 4 Chips pro Rank und x8bit Chips haben 8 Chips pro Rank? (weil 4x16bit=64bit und 8x8bit=64bit) ? richtig?


Can it be so that more then one revision can be D5? Since more then one revision is D43 as well.
correct. I saw BT-D5, CT-D5 and DT-D5 dimms in the internet. My guess is, that the most D5 dimms contains CT-D5 and DT-D5 chips. D5 chips are normal B, C, D rev. chips with a higher bin. Simmilar to Samsungs TCCD
 
There's BT-D5? Interesting. I've only seen CT and DT before.
---
Ja, genau. Ein Riegel bzw. der Rang eines Riegels ist immer 64bit breit angebunden. Die Chips müssen folglich diese 64bit Breite exakt füllen... Heisst bei x16 Chips sind es vier Stück, bei x8 Chips 8 Stück und theoretisch könnte man sogar x4 Chips verwenden, die dann einen Rang haben, aber trotzdem beidseitig bestückt sind. Üblich ist x8, also 8 Chips pro Rank und damit einseitig bestückt = Single Rank und beidseitig bestückt = Double Rank.
 
I am guessing my GEIL GL1GB4000DC are CT-D5. They scale on voltage and are best for C2.5. C3 gives only 5MHz more.
C2.5-3-3-6 seemed to work best (275MHz boot @3.22v and 265MHz @2.9v), C2.5-4-4 was only slightly better.
It could be so they binned them to do C2.5-3-3-6.
 
There's BT-D5? Interesting. I've only seen CT and DT before.
yes, but I can't find the pic / link anymore. I will post it when I find it. I am bad in searching for things like that.
 
Never seen ETR. Probably the 5th revision (newer than DT). DT-D43 contains lead+halogens, DTP only lead-free and DTR is halo+lead-free. So After DT-D43 there was DTP-D43 and one revision newer is then ETR-D43.

Also note that those AT-D43 are organised differently, as there are only 4 chips on that stick. So must be x16 org as 4x16bits = 64bits.
 
I never thought about the organisation of the ics. Thinking about it now, I realized, that there are different CTP chips. I have CTP sticks with 8 chips x8bit (512MB, SS, #1.304) and CTP sticks with 4chips x16bits (256MB, SS). nice. Same for CT Chips

I guess I found the datasheets for BT, CT, DT /-D43 chips. No -D5 so far.
 
Zuletzt bearbeitet:
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