[Sammelthread] Der DDR1 Ram-Chip Thread

Einleitung

Ich habe mir gedacht, dass eine separate Übersicht über die verfügbaren DDR1 Ram Chips, ihr Verhalten bei Übertaktung und das -potenzial sicher einigen hier im Forum weiterhilft. Außerdem möchte ich Detailsaufnahmen der Chips zusammenstellen, damit man umgelabelte Chips einfacher identifizieren kann. Außerdem können wir noch einfache Tests dazunehmen, mit denen man die jeweiligen Chip erkennen kann, falls sie z.B. unter Heatspreadern verborgen sind. Das Ganze soll nach Hersteller und Chiptyp sowie -kapazität sortiert sein.

Kurzlinks zu den jeweiligen Herstellern:
Aeneon / Infineon / Qimonda | Elpida | Hynix | Micron | Mosel Vitelic | Nanya / Elixir | Promos | Samsung | Winbond |

Umgelabelte Chips

Usertests

SPD Tool

[Sammelthread] - Der DDR1 Ram-Chip Thread

Einleitung Ich habe mir gedacht, dass eine separate Übersicht über die verfügbaren DDR1 Ram Chips, ihr Verhalten bei Übertaktung und das -potenzial sicher einigen hier im Forum weiterhilft. Außerdem möchte ich Detailsaufnahmen der Chips zusammenstellen, damit man umgelabelte Chips einfacher...

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SPDTool Tutorial

Spoiler: HOW-TO SPD modden und flashen

SPDTool Tutorial:



(Bildquelle: https://occlub.ru/news/software/269...oj-oblasti-spd-v-modulyax-operativnoj-pamyati)

Vorgehen zum SPD modden:

1. SPDTool v0.63 herunterladen und starten
2. Im Menü mittels File -> Read den entsprechenden Stick auslesen
3. SPD Tool zeigt nun den Inhalt des SPD an. In der oberen Hälfte wird der Inhalt in Hex angezeigt, in der unteren Hälfte ist das ganze dekodiert aufgeschlüsselt
3a. Falls gewünscht kann das SPD über File -> Save auf die Festplatte gesichert werden
4. Um nun einen Riegel um einen Rank zu "berauben" wird "number of DIMM Ranks" um eins heruntergesetzt

An dieser Stelle sollte man darauf achten das sich das korrekte Bit oben im HEX Bereich ändert. Für die Ranks zuständig ist Byte 5, also das sechte Byte in der ersten Zeile (gezählt wird ab Null!). Bei einem DDR1 Doublerank Riegel sollte Byte 5 02h sein, bei einem Singlerank Riegel 01h. !Achtung! Bei mir hatte das SPD Tool an dieser Stelle einen Fehler, es wurde 02h als "3 Ranks" ausgelesen, was natürlich quatsch ist! Wichtig ist der Hex Wert, nicht was das SPDTool unten anzeigt!

5. Wenn die Änderung erfolgt ist, dann muss über das Menü via EDIT -> fix Checksum noch die Checksumme des SPD korrigiert werden.
6. Nun wird noch der Riegel per File -> Write geflasht
7. Neustart und freuen das der Riegel nur noch die halbe Kapazität hat...

SPD Inhalt entschlüsselt:

Spoiler: SPD Inhalt by DocMemory

Understanding DDR Serial Presence Detect (SPD) Table
By: DocMemory
Serial Presence Detect (SPD) data is probably the most misunderstood subject in the memory module industry. Most people only know it as the little Eprom device on the DIMM that often kept the module from working properly in the computer. On the contrary, it is quite the opposite. The SPD data actually provide vital information to the system Bios to keep the system working in optimal condition with the memory DIMM. This article attempts to guide you through the construction of an SPD table with "Turbo-Tax" type of multiple choices questions. I hope you will fin the information here interesting and useful.

Byte	Description	Value
Byte 0	Number of Serial PD Bytes written during module production The most common for standard 184pin DIMM and 200pin SODIMM is 128 bytes written although some special modules and manufacturer would occasionally insert different number.	128 Byte 80h 255 Byte FFh
Byte 1	Total number of Bytes in Serial PD device This is referring to the EEPROM size used. For standard 184pin DIMM and 200pin SODIMM, device used is usually 128 Bytes or 256 Bytes with 256 Bytes as the most common.	128 Byte (24C01) 07h 256 Byte (24C02) 08h
Byte 2	Fundamental Memory Type This refers to the DRAM type. The most common now-a-days are either SDRAM or DDR. In this case, we are only dealing with DDR	00h reserved 01h Standard FPM DRAM 02h EDO 03h Pipelined Nibble 04h SDRam 07h DDR (recommended default) 08h DDR2 SDRam
Byte 3	Number of Row Addresses on this assembly This relates to the DRAM size as well as the Refresh scheme of the DRAM. The best way to discover this is to use the AutoID function of the CST DIMM tester. You would first run the AutoID on the tester. You then use the [Edit] [AdrDat] function to display the Row and Column Address counts.	0Dh 13 0Ch 12 0Bh 11 0Ah 10 09h 9
Byte 4	Number of Column Addresses on this assembly This relates to the DRAM size as well as the Refresh scheme of the DRAM. The best way to discover this is to use the AutoID function of the CST DIMM tester. You would first run the AutoID on the tester. You then use the [Edit] [AdrDat] function to display the Row and Column Address counts.	0Dh 13 0Ch 12 0Bh 11 0Ah 10 09h 9
Byte 5	Number of Physical Banks on DIMM This is referring to the internal banks (or ranks) on the module. Normally, you can count the number of chips on the module and make a guest that there would be one bank (rank) for each 8 pieces of DRAM chips. However, downgrade modules often use two defective chips to replace one. Stacked modules also uses two chip stacked as one physical chip. Those would make the identification very complex. The best way to identify the banks (ranks) would be to use the AutoID function in the CST testers. The tester displays number of internal Banks directly after AutoID is executed.	01h 1Bank 02h 2Banks 03h 3Banks 04h 4Banks
Byte 6	Module Width of this assembly This refers to the number of data bit width on the module. For a standard 8 byte DIMM, 64 bits would be most common while an 8 byte ECC module would have 72 bits. Some special module might even have up to 144 bits. In any case, a CST tester AutoID function would tell you this number in plan English.	40h 64bit 48h 72bit 90h 144bit
Byte 7	Module width of this assembly (Continue) This byte is used only if your DIMM exceeds 16 bytes (144 bits).	additional bit 00h recommended default
Byte 8	Voltage Interface Level of this assembly This refers to the power supply voltage Vdd of the DIMM. Standard DDR module would be 2.5V SSTL	03h 3.3V SSTL 04h 2.5V SSTL DDR recommended default 05h 1.8V SSTL
Byte 9	SDRAM Device Cycle time at Maximum Supported CAS Latency (ns) This commonly referred to the clock frequency of the DIMM. Running at its specified CL latency. The higher order nibble (bits 4-7) designates the cycle time to a granularity of 1ns; the value presented by the lower order nibble (bits 0-3) has a granularity of .1ns and is added to the value designated by the higher nibble. Example: 75h -> 7xh = 7ns and x5h = +0.5ns -> 7.5ns	75h 266MHz data rate DDR 60h 333MHz data rate DDR 50h 400MHz data rate DDR 46h 433MHz data rate DDR 42h 466MHz data rate DDR
Byte 10	SDRAM Device Access from Clock (tAC) This is referred to the data valid time from the clock. This can be read directly from the DRAM manufacturer data sheet. But caution must be taken to read off the correct column since this is CL (clock latency) related. In the DDR data sheet, it is listed as tAC and is in fraction of a nano-second (ns). Example: 75h -> 7xh = 0.7ns and x5h = +0.05ns -> 0.75ns	+/-0.6ns 60h +/-0.65ns 65h +/- 0.7ns 70h +/-0.75ns 75h
Byte 11	DIMM Configuration Type This is to identify the DIMM as ECC, Parity, or Non-parity. Normally non-parity is related to 64 bit module, Parity and ECC are related to 72 bit or higher memory bit width on the module.	00h Non ECC 01h Parity 02h ECC
Byte 12	Refresh Rate/Type This byte describes the module’s refresh rate and if it is self-refreshing or non-self refreshing. Today, most standard modules would be capable of self-refreshing. The refresh time is easily read from the DRAM manufacturer data sheet. Refresh time can be listed in two different ways. 1. In Refresh Interval Time. For example: 15.6usec. or 7.8usec. 2. In milli-seconds per x Refresh Cycles. For example: 62.4ms in 8K refresh cycles. This can be converted back into refresh interval time with the equation: Refresh Interval = Total Refresh Period / number of refresh cycles	80h 15.6 usec. Self-refresh (4K) 82h 7.8 usec. Self-refresh (8K)
Byte 13	Primary SDRAM Width This refers to the bit width of the DDR DRAM for a standard DIMM module.	04h 4 bits 08h 8 bits 10h 16 bits
Byte 14	Error Checking SDRAM Width This refers to the bit width of the error checking DRAM. For a standard module, it is either no ECC bit, 8 bits, or 16 bits on a 144 bit module.	00h 0 bit 08h 8 bits 10h 16bits
Byte 15	Minimum Clock Delay, Back-to-Back Random Column Access (tCCD min). This is read off the tCCD min column of the DRAM data sheet and is in the unit of clock cycles. For the most case, it is 1 clock cycle.	1 clock cycle 01h 2 clock cycle 02h
Byte 16	Burst Lengths Supported This is indicates the burst length supported. In most case, it is 2,4,8 burst supported.	2, 4,8 Burst length supported 0Eh recommended default
Byte 17	Number of Banks on SDRAM Device This is referring to the internal bank on the DRAM chip. All modern DDR have 4 internal banks.	4 Internal Banks 04h recommended default
Byte 18	CAS Latency (CL) This refers to the all the different Cas Latency supported by your chip. This can vary with the frequency you operate your DIMM. This number can be read off your DRAM data sheet.	CL=2.5 and 3 supported 18h CL=2.0, 2.5 and 3 are all supported 1Ch
Byte 19	Chip Select Latency This is the maximum time between the activation of CS to the time the Chip Select is effective. This is counted in number of clock cycles. For modern DRAM, this number is 0 clock cycle.	0 clock cycle 01h recommended default
Byte 20	Write Latency This is the maximum time between the activation of WE to the time that writing is effective. This is counted in number of clock cycles. For most modern DDR SDRAM, this number is 1 clock cycle.	1 clock cycle 02h recommended default
Byte 21	SDRAM Module Attributes This byte describes the DIMM, whether it is unbuffered, registered, differential clocked or with FET switches.	Unbuffer DDR DIMM with differential clock 20h Registered DDR DIMM 26h
Byte 22	SDRAM Device Attributes This byte describes the DRAM specification on voltage tolerance, the type of pre-charge supported, plus support of dual strength drivers. Modern DRAM are standardized on these features. These features are usually found on the feature list of the DRAM specification sheet.	DDR (Fast AP, Concurrent AP supported) C0h recommended default
Byte 23	SDRAM Minimum Clock Cycle Time Derated by Half a Clock This is referred to the speed the DRAM can run at when the Cas Latency is reduced by 0.5 clock. This data can be looked up from the datasheet of the DRAM. This is usually listed at the first page of the data sheet where it mentioned highest frequency it can run at a certain cas latency setting.	With 0.5 CL derate, it would work as a DDR200 A0h With 0.5 CL derate, it would work as a DDR266 75h With 0.5 CL derate, it would work as a DDR333 60h Derated operation not allowed 00h
Byte 24	Data Access Time from clock when CL is Derated by Half a Clock (derated tAC) This is referred to the tAC (access time) the DRAM can run at when the Cas Latency is reduced by 0.5 clock. This data can be looked up from the datasheet of the DRAM. This is usually listed at the first page of the data sheet where it mention maximum frequency it can run at a certain cas latency setting.	+/-0.65 ns 65h +/- 0.7 ns 70h +/-0.75 ns 75h Derated operation not allowed 00h
Byte 25	SDRAM Minimum Clock Cycle when CL is Derated by One Clock This is referred to the speed the DRAM can run at when the Cas Latency is forced to reduce by two notches. (that is 1 clock for DDR) This data can be looked up from the datasheet of the DRAM. This is usually listed at the first page of the data sheet where it mentioned what frequency it can run at a certain cas latency setting.	DDR 400 CL3 cannot be degraded to lower than CL2.5 as listed in Byte 18 00h With 1 CL derate, it would work as a DDR200 A0h With 1 CL derate, it would work as a DDR266 75h With 1 CL derate, it would work as a DDR333 60h Derated operation not allowed 00h
Byte 26	Data Access Time from clock when CL is Derated by One Clock. (derated tAC) This is referred to the tAC (access time) the DRAM can run at when the Cas Latency is derated by 1 clock. This data can be looked up from the datasheet of the DRAM. This is usually listed at the first page of the data sheet where it mentions the maximum frequency it can run at a certain cas latency setting.	+/-0.65 ns 65h +/- 0.7 ns 70h +/-0.75 ns 75h Derated operation not allowed 00h
Byte 27	Minimum Row Pre-charge Time (tRP) This is tRP read off the DRAM data sheet.	12ns 30h 15ns 3Ch 18ns 48h 20ns 50h
Byte 28	Minimum Row to Row Access Delay (tRRD) This is the tRRD time read off the DRAM data sheet	10ns 28h 12ns 30h 15ns 3Ch
Byte 29	Minimum Ras to Cas Delay (tRCD) This is the tRCD time read off the DRAM data sheet.	12ns 30h 15ns 3Ch 18ns 48h 20ns 50h
Byte 30	Minimum Active to Pre-charge Time (tRAS) This is the tRAS time read off the DRAM data sheet.	40ns 28h 45ns 2Dh 50ns 32h 55ns 37h
Byte 31	Module Bank Density This refers to the Mega-Byte in each physical bank (rank) on the DIMM. For example: if a 256MB module has two physical banks, then each physical bank should have 128MB.	32 MB 08h 64MB 10h 128MB 20h 256MB 40h 512MB 80h
Byte 32	Address and Command Input Setup Time Before Clock (tIS) This refers to the time of the address and command lines have to occur before the next clock edge. It is labeled as tIS in the case of DDR. (tIS)	0.6ns. 60h 0.8ns 80h 1.0ns. A0h
Byte 33	Address and Command Input Hold Time After Clock (tIH) This refers to the period of time the address and command lines have to hold after the last clock edge has appeared. It is labeled as tSH in SDRAM and tIH in the case of DDR. (tIH)	0.4ns. 40h 0.6ns. 60h 0.8ns. 80h 1.0ns. A0h
Byte 34	SDRAM Device Data/Data Mask Input setup Time Before Data Strobe (tDS) This refers to the time of the Data and Data Mask lines have to occur before the next clock edge. It is labeled as tDS in the case of DDR. (tDS)	0.4ns. 40h 0.6ns 60h 0.8ns. 80h
Byte 35	Address and Command Input Hold Time After Clock (tDH) This refers to the period of time the Data and Data Mask lines have to hold after the last clock edge has appeared. It is labeled as tDH in the case of DDR. (tDH)	0.4ns. 40h 0.6ns. 60h 0.8ns. 80h 1.0ns. A0h
Byte 36-40	Reserved for Virtual Channel SDRAM	Normally Not VC SDRAM 00h
Byte 41	Minimum Active to Active Auto Refresh Time (tRC)	55ns 37h 60ns 3Ch 65ns 41h 70ns 46h
Byte 42	Minimum Auto Refresh to Active Auto Refresh Time (tRFC)	70ns 46h 75ns 4Bh
Byte 43	Maximum Device Cycle time (tCKmax)	10ns 28h 12ns 30h
Byte 44	Maximum Skew Between DQS and DQ (tDQSQ) Maximum DQS tolerance	0.4ns 28h 0.5ns 32h 0.6ns 3Ch
Byte 45	Maximum Read DataHold Skew Factor (tQHS) Maximum DQS and DQ window tolerance.	0.5ns 32h 0.6ns 3Ch
Byte 46	PLL Relock Time	Not available 00h recommended default
Byte 47-61	Superset Information	Not available 00h recommended default
Byte 62	SPD Data Revision Code	Revision 0.0 00h Revision 1.0 10h Revision 2.0 20h
Byte 63	Checksum for Byte 0 to 62 Checksum is calculated and placed into this byte. All CST testers have automatic checksum calculation for this byte. All you have to do is to fill in and audit byte 0-62, the tester will automatically fill in byte 63 for you through the auto-checksum calculation.	N/A
Byte 64-71	Manufacturer’s JEDEC ID Code This is a code obtained through manufacturer’s registration with JEDEC ( the standard setting committee). A small fee is charged by JEDEC to support and maintain this record. Please contact JEDEC office. Byte 64 is the most significant byte. If the ID is not larger then one byte (in hex), byte 65-71 should be filled with 00h.	N/A
Byte 72	Module manufacturing Location Optional manufacturer assigned code.	N/A
Byte 73-90	Module Part Number Optional manufacturer assigned part number. The manufacturer’s part number is written in ASCII format within these bytes. Byte 73 is the most significant digit in ASCII while byte 90 is the least significant digit in ASCII. Unused digits are coded as ASCII blanks (20h).	N/A
Byte 91-92	Module Revision Code Optional manufacturer assigned code.
Byte 93-94	Module Manufacturing Date	Byte 93 is the year: 2002 66h 2003 67h 2004 68h Byte 94 is the week of the year: wk1-wk15 01h – 0Fh wk16-wk31 10h – 1Fh wk32-wk47 20h – 2Fh wk48-wk52 30h – 34h
Byte 95-98	Module Serial Number Optional manufacturer assigned number. On the serial number setting, JEDEC has no specification on the data format nor dictates the location of Most Significant Bit. Therefore, it’s up to individual manufacturer to assign his numbering system. All CST testers and EZ-SPD programmers have the option for user to select either byte 95 or byte 98 as the MSB (most significant bit). The testers assume the use of ASCII format; which is the most commonly used. The CST testers also have the function to automatically increment the serial number on each module tested.	N/A
Byte 98-127	Manufacturer’s Specific Data Optional manufacturer assigned data.	N/A
Byte 128-255	Open for Customer Use Optional for any information codes.	N/A

inf
Aeneon/Infineon/Qimonda


Bezeichnung von Infineon Chips:

Spoiler

Quelle: https://pdf.datasheet.live/5c855cb7/infineon.com/HYB39T512160TGL-5.pdf

Chip Typ und Revision	Chip Bezeichnung	typ.OC Verhalten	Anmerkungen	Merkmale des Package	Bauzeitraum	Bild
AT-6 Revision "A"	256mbit x8 HYB25D256809AT-6	200Mhz 2-2-2-X 2.8V 240Mhz 2-2-2-X 3V 250Mhz+ 2-2-2-X 3.3V+	skaliert sehr gut mit hoher Spannung (3.3V+) über 250Mhz möglich gerüchteweise baugleich zu Winbond BH-6 unterstützt CL=2 und CL=2.5 aber kein CL=3	an der kurzen Kante des Chips 2 längliche Metallkanten mittig im Chip zwei kreisrunde Vertiefungen Loch für "Pin1" relativ klein und tief	0232 - 0311
BT-5/6 Revision "B"	256mbit x8 HYB25D256800BT-5/6	200Mhz 2.5-3-3-X 2.6V	-/-	-/-	0334
BT-5/6 Revision "B"	256mbit x8 HYB25D256800BT-5/6	200Mhz 2.5-3-3-X 2.8V	-/-	Andere Metallpunkte an der Chipkante als der 0334 Chip	0447
BE-5/6 Revision "B"	256mbit x8 HYB25D256800BE-5/6 512mbit x8 HYB25D512800BE-5/6	200Mhz 2-3-2-X 2.8V	verfügbar von Infineon sowie umgelabelt als Qimonda und Aeneon skaliert minimal mit erhöhter Spannung (~2.9V) über 250Mhz möglich streut sehr stark bzgl. OC	-/-	Aeneon 0516 - 0804 Infineon -/- Qimonda -/-	-/-
CE-5/6 Revision "C"	256mbit x8 HYB25D256800CE-5/6 512mbit x8 HYB25D512800CE-5/6	200Mhz 2-3-2-X 2.8V 220Mhz 2.5-3-2-X 2.8V 240Mhz 3-3-2-X 2.8V 250Mhz+ 3-3-3/2-X 2.8V	verfügbar von Infineon sowie umgelabelt als Qimonda und Aeneon skaliert minimal mit erhöhter Spannung (~2.9V) über 250Mhz möglich streut sehr stark bzgl. OC	an der kurzen Kante des Chips 4 Metallpunkte paarweise angeordnet Loch für "Pin1" relativ groß und flach	Aeneon 0508 - 0838 Infineon -/- Qimonda 0642 - 0712	512Mx8: 256Mx8:
DE-5 Revision "D"	512mbit x8 HYB25D512800DE-5	240Mhz 3-3-2-X 2.6V	-/-	an der kurzen Kante des Chips 4 Metallpunkte paarweise angeordnet Loch für "Pin1" relativ groß und flach	Qimonda 0830

elp
Elpida

Chip Typ und Revision	Chip Bezeichnung	typ.OC Verhalten	Anmerkungen	Merkmale des Package	Bauzeitraum	Bild
5B	256mbit x8 DD2508AMTA 512mbit x8 D5108AFTA-5B-E/TD]	-/-	-/-	an der kurzen Kante des Chips vier Metallpunkte, paarweise angeordnet, Punkte sitzen an der Unterkante des Chips Punkt für "Pin1" aufgedruckt, keine Vertiefung im Chip mittig in einer kurzen Seite halbkreisförmige Ausparung	-/-	256mbitx8: 512mbitx8:

hyn
Hynix

Bezeichnung von Hynix Chips:

Spoiler

* der vorletzte Buchstabe vor dem Trennzeichen gibt die Chip Revision an. Bekannte Revisionen: A,B,C,D
* Hinter dem Trennziechen steht der Speedbin. Bekannte Bins: -J, -D4, -D43, D5

Chip Typ und Revision	Chip Bezeichnung	typ.OC Verhalten	Anmerkungen	Merkmale des Package	Bauzeitraum	Bild
BT-D43 Revision "B"	256mbit x8 HY5DU56822BT-D43	220MHz 2.0-4-4-X 2.8V 250MHz+ 2.5-4-4-X 2.8V 260MHz+ 3.0-4-4-X 2.8V	skaliert ein wenig mit der Spannung (bis 3,3V?) DS 4 ; SR 9 für NF2 laufen gut mit NF2 512MBit Chips takten schlecht!	vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig	2003-2004?
CT-D43 Revision "C"	256mbit x8 HY5DU56822CT-D43 256mbit x16 HY5DU561622CT-D43	220MHz 2.0-3-3-X 3.0V 235MHz 2.0-4-4-X 3.0V 225MHz+ 2.5-3-3-X 3.0V 260MHz+ 2.5-4-4-X 3.0V 260MHz+ 3.0-4-4-X 2.9V	skaliert ein wenig mit der Spannung (bis 3,0V?) DS 4 ; SR 9 für NF2 laufen gut mit NF2	vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig	2003/2004?
DT-D43 Revision "D"	256mbit x8 HY5DU56822DT-D43 256mbit x16 HY5DU561622DT-D43	210MHz 2.0-3-3-X 2.8V 250Mhz+ 2.5-3-3-X 2.9V 250Mhz+ 3-4-4-X 2.9V	skaliert ein wenig mit der Spannung (bis 3,3V?) DS 4 ; SR 9 für NF2 laufen gut mit NF2 werden warm	vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig	2004?
BTP-D43 Revision "BP"	512mbit x16 HY5DU121622BTP-D43 512mbit x8 HY5DU12822BTP-D43	-/-	-/-	vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig P = lead free	>2005?	-/-
CTP-D43 Revision "CP"	512mbit x16 HY5DU121622CTP-D43 512mbit x8 HY5DU12822CTP-D43	250MHz+ 3-4-4-X 2.9V	skaliert kaum mit der Spannung DS 4 ; SR 9 für NF2 laufen gut mit NF2 (3-4-4-X)	vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig P = lead free	>2005/2006
DTP-D43 Revision "DP"	512mbit x16 HY5DU121622DTP-D43 512mbit x8 HY5DU12822DTP-D43	240MHz+ 3-4-4-X 2.8V	skaliert kaum mit der Spannung	vier Metallpunkte paar weise angeordnet, Abstand zwischen den Punkten fast gleichmäßig P = lead free	>2007
ETR-E3C Revision "ER"	512mbit x8 H5DU5182ETR-E3C 512mbit x16 H5DU5162ETR-E3C	200MHz 2.0-2-2-X >2.7V 230MHZ 2.0-3-3-X 2.5V 250MHz 2.5-3-3-X 2.5V 250MHz+ 3.0-3-3-X 2.5V	skaliert kaum mit der Spannung DS4; SR 9 für NF2 sehr selten	vier Metallpunkte paar weise angeordnet, Anordnung Punte anders als andere Hynix Chips lead free; R= ROHS?	>2009/2010

mic
Micron

Bezeichnung von Micron Chips:

Spoiler

Quellen:
256mb: https://www.micron.com/-/media/client/global/documents/products/data-sheet/dram/ddr1/256mb_ddr.pdf
512mb: https://www.micron.com/-/media/client/global/documents/products/data-sheet/dram/ddr1/512mb_ddr.pdf
1gb: https://www.micron.com/-/media/client/global/documents/products/data-sheet/dram/ddr1/1gb_ddr.pdf

Chip Typ und Revision	Chip Bezeichnung	typ.OC Verhalten	Anmerkungen	Merkmale des Package	Bauzeitraum	Bild
5B C Revision "C"	256mbit x8 -/- 512mbit x8 -/-	220Mhz 2.5-2-2-X 2.8V 240Mhz 2.5-3-2-X 2.8V 250Mhz+ 3-3-2-X 2.8V	skaliert je nach Revision bis 3.1V neuere Revisionen werden bei höherer Spannung sehr heiss mit guten Chips 250Mhz 2.5-3-2-X möglich schafft 2.5-2-2-X bei 200Mhz (2.8V)	-/-	-/-	-/-
5B G Revision "G"	256mbit x8 -/- 512mbit x8 -/-	200Mhz 2-2-2-X 2.8V 240Mhz 2.5-2-2-X 2.8V 260Mhz+ 3-3-3-X 2.8V	skaliert je nach Revision bis 3V neuere Revisionen werden bei höherer Spannung sehr heiss mit guten Chips 250Mhz 2.5-2-2-X möglich schafft 2-2-2-X bei 200Mhz (2.8V)	je eine halbrunde Kerbe in der kurzen Seite des Chips in den Kerben ist Metall sichtbar	0638	512Mx8: 256Mx8:

mov
Mosel Vitelic

Chip Typ und Revision	Chip Bezeichnung	typ.OC Verhalten	Anmerkungen	Merkmale des Package	Bauzeitraum	Bild
SAT5B	256mbit x8 V58C225680SAT5B	200Mhz 2.5-3-3-X 2.8V 240Mhz+ 3-4-4-X 2.8V	-/-	-/-	0446
SAT6	256mbit x8 V58C225680SAT6	200Mhz 2.5-3-3-X 2.8V	-/-	-/-	0340 - 0511
VAT7	128mbit x8 V58C3128804VAT7	133Mhz 3-3-3-X 2.8V	-/-	-/-	0133

nan
Nanya / Elixir

Chip Bezeichnung

Chip Typ und Revision	Chip Bezeichnung	typ.OC Verhalten	Anmerkungen	Merkmale des Package	Bauzeitraum	Bild
AT-75B Revision "A"	128mbit x8 N2DS12880AT-75B	133Mhz 2.5-3-3-X 2.6V	-/-	-/-	0128
AT-7K Revision "A"	128mbit x8 NT5DS32M8AT-7K	133Mhz 2.5-3-3-X 2.6V	-/-	-/-	0226
BT-5T Revision "B"	256mbit x8 NT5DS32M8BT-5T	200Mhz 225Mhz 3-3-3-8 3-3-3-8 2.5V 2.5V	kein CL2 möglich schafft 2,5-2-2-5 reagiert kaum auf Spannung läuft mit CL3 am Höchsten	mittelgroßer Kreis im linken unteren Rand 2 Metallpunkte weit auseinander	0416
CS-5T Revision "C"	256mbit x8 NT5DS32M8CS-5T	200Mhz 200Mhz 250Mhz 265Mhz 3-3-3-8 2-2-2-11 2,5-3-2-11 3-3-3-11 2.5V 2.7V 2.7V 2.7V	CL2 / CL2,5 / CL3 möglich schafft 2-2-2-11 auf nF2 reagiert kaum auf Spannung läuft sehr gut auf nF2	mittelgroßer Kreis im linken unteren Rand 4 Metallpunkte paarweise an den Kanten	0607
CT-5T Revision "C"	256mbit x8 NT5DS32M8CT-5T	200Mhz 2.5-3-3-11 2.5V		großer flacher Stanzpunkt = Herstellort Taiwan kleiner flacher Stanzpunkt = Herstellort Italien 4 Metallpunkte paarweise an den Kanten	0526 - 0601
ES-5T Revision "E"	512mbit x8 N2DS51280ES-5T	200Mhz 2.5-3-3-X 2.6V	-/-	-/-	0647

pro
Promos

Chip Bezeichnung

Spoiler

Chip Typ und Revision	Chip Bezeichnung	typ.OC Verhalten	Anmerkungen	Merkmale des Package	Bauzeitraum	Bild
SBI5 Revision "B"	512mbit x8 V58C2512804SB	200Mhz 3-3-3-X 2.8V	-/-	-/-	1046

sam
Samsung

Bezeichnung von Samsung Chips:

Spoiler

Chip Typ und Revision	Chip Bezeichnung	typ.OC Verhalten	Anmerkungen	Merkmale des Package	Bauzeitraum	Bild
TCB3 Revision "C"	256mbit x8 k4h560838c-tcb3	200Mhz 2-3-3-X 2.8V	skaliert je nach Revision bis 3.1V Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet	4 Metallpunkte auf der kurzen Seite des Chips (2 ganz außen) mittelgroßer Punkt für Pin 1	0223	[/URL]
TCB3 Revision "D"	256mbit x8 k4h560838d-tcb3	200Mhz 2-3-3-X 2.8V	skaliert je nach Revision bis 3.1V Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet	4 Metallpunkte auf der kurzen Seite des Chips (2 ganz außen) mittelgroßer Punkt für Pin 1	0304
TCB3 Revision "F"	256mbit x8 k4h560838f-tcb3	200Mhz 2-3-3-X 2.8V	skaliert je nach Revision bis 3.1V Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet	mittelgroßer Punkt für Pin 1	0404
TCCC Revision "F"	256mbit x8 k4h560838f-tccc	200Mhz 250Mhz 3-3-3-X 3-4-4-X 2.8V	Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet	mittelgroßer Punkt für Pin 1	0413
TCCD Revision "F"	256mbit x8 k4h560838f-tccd	200Mhz 2-2-2-X 2.8V 250Mhz 2.5-3-3-X 2.6-2.8V 270Mhz+ 3-3-3-X 2.8V 280Mhz+ 3-4-3-X 2.8V	skaliert je nach Revision bis 3.1V Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet mit guten Chips über 300Mhz bei 3-4-3-X möglich schafft 2-2-2-X bei 200Mhz (<=2.8V)	6 Metallpunkte auf der kurzen Seite des Chips (2 ganz außen) mittelgroßer Punkt für Pin 1	0449
TCC4 Revision "D"	256mbit x8 k4h560838d-tcc4	200Mhz 2.5-3-3-X 2.8V	skaliert je nach Revision bis 3.1V Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet	mittelgroßer Punkt für Pin 1	0226
TCC5 Revision "E"	256mbit x8 k4h560838e-tcc5	233Mhz 2.5-3-3-X 2.8V	skaliert je nach Revision bis 3.1V Achtung: Teilweise wurde über Defekte bei höherer Spannung (>2.9V) berichtet	4 Metallpunkte auf der kurzen Seite des Chips mittelgroßer Punkt für Pin 1	0352
UCCC Revision "C"	512mbit x8 k4h510838C-uccc	200Mhz 3-3-3-X 2.6V 240Mhz+ 3-4-4-X 2.6V	skaliert nicht mit höherer Spannung skaliert mit 3-4-4-X bis über 280Mhz stark schwankende Chipgüte	6 Metallpunkte auf der kurzen Seite des Chips mittelgroßer, flacher Punkt für Pin 1	0531 - 0610
UCCC Revision "D"	512mbit x8 k4h510838D-uccc	200Mhz 3-3-3-X 2.6V 240Mhz+ 3-4-4-X 2.6V	skaliert nicht mit höherer Spannung skaliert mit 3-4-4-X bis über 280Mhz stark schwankende Chipgüte	6 Metallpunkte auf der kurzen Seite des Chips mittelgroßer, flacher Punkt für Pin 1	0652

win
Winbond

Chip Typ und Revision	Chip Bezeichnung	typ.OC Verhalten	Anmerkungen	Merkmale des Package	Bauzeitraum	Bild
AH-6 Revision "A"	256mbit x8 W942508AH-6	133Mhz 2-2-2-X 2.5V 200Mhz 2-3-3-X 2.5V 210Mhz 3-4-4-X 2.5V	im 175nm Verfahren gefertigt unterstützt CL=2 bis CL=3 läuft mit 2.5V am Besten, keine Skalierung darüber hinaus für OC nur bedingt geeignet	an der kurzen Kante des Chips 2 längliche Metallkanten mittig im Chip zwei kreisrunde Vertiefungen Loch für "Pin1" relativ klein und tief	0212
BH-5/6 Revision "B"	256mbit x8 W942508BH-5 256mbit x8 W942508BH-6	200Mhz 2-2-2-X 2.8V 250Mhz 2-2-2-X 3.3V 260Mhz+ 2-2-2-X 3.4V+	im 175nm Verfahren gefertigt skaliert sehr gut mit hoher Spannung (3.3V+) gute Chips erreichen 250Mhz bei 3.2V schafft meist 2-2-2-X bei 200Mhz (<2.8V) unterstützt nur CL=2 und CL=2.5, kein CL=3 Support	an der kurzen Kante des Chips 2 längliche Metallkanten mittig im Chip zwei kreisrunde Vertiefungen Loch für "Pin1" relativ klein und tief	-/-
CH-5/6 Revision "C"	256mbit x8 W942508CH-5 256mbit x8 W942508CH-6	200Mhz 2-3-2-X 2.8V 240Mhz 2-2-2-X 3V 250Mhz+ 2-2-2-X 3.3V+	im 133nm Verfahren gefertigt skaliert sehr gut mit hoher Spannung (3.3V+) über 250Mhz möglich schafft meist nur 2-3-2-X bei 200Mhz (2.8V) skaliert oft nur bis ~3.4V unterstützt CL=2, CL=2.5 und CL=3	an der kurzen Kante des Chips 2 längliche Metallkanten mittig im Chip zwei kreisrunde Vertiefungen Loch für "Pin1" relativ klein und tief	-/-
UTT BH-5 Revision "B" "untestet"	256mbit x8 umgelabelt	200Mhz 2-2-2-X 2.9V 240Mhz 2-2-2-X 3V 250Mhz+ 2-2-2-X 3.4V+	skaliert sehr gut mit hoher Spannung (3.3V+) über 250Mhz möglich UTT = ungetestete BH-5 meist etwas schlechter als old BH-5 skaliert oft nur bis ~3.4V Entweder ohne Aufdruck oder umgelabelte Chips nicht empfehlenswert für Nforce2 Systeme	an der kurzen Kante des Chips 2 längliche Metallkanten mittig im Chip zwei kreisrunde Vertiefungen Loch für "Pin1" relativ klein und tief	-/-

umgelabelt
Umgelabelte Chips

Modul Hersteller und Typ	Chip Bezeichnung	Modulbezeichnung	Merkmale des Package	Vermuteter Hersteller	Bild	Link
Twinmos Value 512mb PC3200	TMD7608F8E50D	P/N: M2G9J16JATT9F081AADT	kleine halbkreisförmige Einprägung an kurzer Seite kleiner tiefer Punkt für Pin1	Powerchip 5ns 130nm ("AADT" Endung)		Post #13
Kingston Value 512mb PC3200	D3208DLFCTG5AU	KVR400X64C3A/512	kleine rechteckförmige Vertiefungen an kurzer Kante großer flacher Punkt für Pin1	?		Post #14
Buffalo Value 512mb PC3200	ME46512843PEPP	-/-	rauer Plastikguss großer flacher Punkt für Pin1	Aeneon		Post #15
Corsair Value 1024mb PC3200	64M8BDAG	-/-	rauer Plastikguss großer flacher Punkt für Pin1	Infineon		Post #15
Buffalo 1024mb PC3200	ME46512843PCXP	DD4003-1G/BJ	[*]kleine rechteckförmige Vertiefungen an kurzer Kante [*]mittelgroßer flacher Punkt für Pin1 [/list]	?		Post #27

usertests
Usertests

Aeneon 1 GB, CE-5

Spoiler: Aeneon CE-5 1 GB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 1 (stunned_guy)

Aeneon CE-5 1024 MB Riegel Nr. 4 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED760UD00-500C98X
double sided, 45. KW 2008, Aufdruck AED93T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 235 MHz @ 2,70 v
2,5-3-3-6 @ 265 MHz @ 2,70 v
3,0-3-2-8 @ 250 MHz @ 2,50 v
3,0-3-3-8 @ 295 MHz @ 2,70 v
3,0-4-3-8 @ 295 MHz @ 2,70 v
3,0-4-4-8 @ 295 MHz @ 2,70 v

Dieser Riegel skaliert sehr gut mit dem Takt. Bei CL3 ist es mit langsamen Timings egal, die 295 MHz sind immer drin. Leider knapp an den 300 MHz gescheitert.

Spoiler: Aeneon CE-5 1 GB Riegel auf ASRock K7NF2-RAID Sockel A, Test 1 (digitalbath)

Aeneon CE-5 1024 MB Riegel auf ASRock K7NF2-RAID Sockel 462

Aeneon AED760UD00-500 C98X
double sided, 51. KW 2007, Aufdruck AED93T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (Subtimings 3-4-4-4-3-4-5)

2,0-3-2-11 @ 220 MHz @ 2,80 v
2,5-3-2-11 @ 250 MHz @ 2,80 v
3,0-3-2-11 @ 264* MHz @ 2,80 v

*= 264MHz ist board limit.

Aeneon 512 MB, CE-5

Spoiler: Aeneon CE-5 512 MB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 1 (stunned_guy)

Aeneon CE-5 512 MB Riegel Nr. 1 auf DFI Lanparty nF4 Ultra-D Sockel 939

AED660UD00-500C88M
double sided, 26. KW 2007, Aufdruck AED83T500 C4 -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 210 MHz @ 2,50 v
2,0-3-3-5 @ 210 MHz @ 2,50 v
2,5-3-2-5 @ 210 MHz @ 2,50 v
2,5-3-3-6 @ 210 MHz @ 2,50 v
3,0-3-3-8 @ 210 MHz @ 2,50 v

Dieser Riegel gibt mir Rätsel auf. Macht mit allen Timings bei 2,50 v die 210 MHz, aber keinen MHz mehr.

Spoiler: Aeneon CE-5 512 MB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 2 (stunned_guy)

Aeneon CE-5 512 MB Riegel Nr. 3 auf DFI Lanparty nF4 Ultra-D Sockel 939

OCZ OCZ400512PF
double sided, 26. KW 2005, Aufdruck AED83T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 2,5-3-3-6 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 230 MHz @ 2,60 v
2,0-3-3-5 @ 230 MHz @ 2,50 v
3,0-3-2-5 @ 230 MHz @ 2,50 v
3,0-4-4-8 @ 230 MHz @ 2,50 v

Der OCZ-Riegel ist zwar von Haus aus mit schnelleren Timings durch OCZ spezifiziert, allerdings macht der bei 230 MHz zu, egal bei welchen Timings. Mit den schärfsten Latenzen werden 2,60 v benötigt.

Spoiler: Aeneon CE-5 512 MB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 3 (stunned_guy)

Aeneon CE-5 512 MB Riegel Nr. 7 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED660UD00-500C98Y
single sided, 38. KW 2008, Aufdruck AED93T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 235 MHz @ 2,80 v
2,0-3-3-5 @ 235 MHz @ 2,70 v
2,5-3-3-6 @ 265 MHz @ 2,80 v
3,0-3-3-8 @ 275 MHz @ 2,60 v
3,0-4-4-8 @ 275 MHz @ 2,50 v

Dieser Riegel skaliert mit der Spannung recht gut, braucht aber mit den schärfsten Timings bereits 2,80 v im Gegensatz zum Riegel Nr. 3. Keine Limitierung beim Takt, kann an der Bauart "single sided" liegen.

Spoiler: Aeneon CE-5 512 MB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 4 (stunned_guy)

Aeneon CE-5 512 MB Riegel Nr. 9 auf DFI Lanparty nF4 Ultra-D Sockel 939

OCZ OCZ4001024PFDC-K
double sided, 28. KW 2005, Aufdruck AED83T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 2,5-3-3-6 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 220 MHz @ 2,50 v
2,0-3-3-5 @ 220 MHz @ 2,50 v
2,5-3-3-6 @ 220 MHz @ 2,50 v
3,0-3-3-8 @ 220 MHz @ 2,50 v
3,0-4-4-8 @ 220 MHz @ 2,50 v

Dieser OCZ-Riegel macht bei 220 MHz dicht und reagiert überhaupt nicht auf Spannung. Was es so alles gibt

Spoiler: Aeneon CE-5 512 MB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 5 (stunned_guy)

Aeneon CE-5 512 MB Riegel Nr. 8 auf DFI Lanparty nF4 Ultra-D Sockel 939

PNY 6464WQDXA8G17
double sided, 32. KW 2007, Aufdruck AED83T500 C5 -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 220 MHz @ 2,50 v
2,0-3-3-5 @ 220 MHz @ 2,50 v
2,5-3-3-6 @ 220 MHz @ 2,50 v
3,0-3-3-8 @ 220 MHz @ 2,50 v
3,0-4-4-8 @ 220 MHz @ 2,50 v

Gleiches Spiel wie bei den OCZ. Bei 220 MHz ist Schluss

Spoiler: Aeneon CE-5 512 MB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 6 (stunned_guy)

Aeneon CE-5 512 MB Riegel Nr. 6 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED660UD00-500C88X
double sided, 44. KW 2005, Aufdruck AED83T500 C -> Aeneon CE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 210 MHz @ 2,50 v
2,0-3-3-5 @ 210 MHz @ 2,50 v
2,5-3-3-6 @ 210 MHz @ 2,50 v
3,0-3-3-8 @ 210 MHz @ 2,50 v
3,0-4-4-8 @ 210 MHz @ 2,50 v

Diese Riegel sind ja wirklich das Letzte. Da geht wirklich nichts... Diesen Riegel habe ich genau 2x, brauche also seinen Bruder nicht mal Testen.

Aeneon 512 MB, BE-5

Spoiler: Aeneon BE-5 512 MB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 1 (stunned_guy)

Aeneon BE-5 512 MB Riegel Nr. 2 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED660UD00-500B98X
single sided, 5. KW 2006, Aufdruck AED93T500 B -> Aeneon BE-5

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 205 MHz @ 2,50 v
2,5-3-3-6 @ 230 MHz @ 2,60 v
3,0-3-3-8 @ 230 MHz @ 2,60 v

Dieser BE-5 Riegel läuft recht schlecht und springt nicht auf Spannungserhöhung an.

Aeneon 256 MB, CE-6

Spoiler: Aeneon CE-6 256 MB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 1 (stunned_guy)

Aeneon CE-6 256 MB Riegel Nr. 10 auf DFI Lanparty nF4 Ultra-D Sockel 939

Aeneon AED560UD00-600C88X
single sided, Datum unbekannt, Aufdruck G32Mx8 DDR umgelabelt -> Aeneon CE-6

Spezifikation: 166 MHz @ 2,5-3-3-7 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,0-3-2-5 @ 210 MHz @ 2,50 v
2,5-3-3-6 @ 210 MHz @ 2,50 v
3,0-3-3-8 @ 210 MHz @ 2,50 v
3,0-4-4-8 @ 210 MHz @ 2,50 v

Dieser Riegel schafft knapp mehr als 200 MHz, reagiert aber überhaupt nicht auf Spannungserhöhung.

Spoiler: Aeneon CE-6 256 MB Riegel auf ASRock K7NF2-RAID Sockel A, Test 1 (digitalbath)

Aeneon CE-6 256 MB Riegel auf ASRock K7NF2-RAID Sockel 462

Aeneon AED560UD00-600C88X
single sided, Datum unbekannt, Aufdruck G32Mx8 DDR umgelabelt -> Aeneon CE-6

Spezifikation: 166 MHz @ 2,5-3-3-7 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
-> tRCD <3

SuperPi 1M Testdurchlauf (Subtimings 3-4-4-4-3-4-5)

2,0-3-2-11 @ 200 MHz @ 2,50 v
2,5-3-2-11 @ 225 MHz @ 2,50 v
3,0-3-2-11 @ 230 MHz @ 2,50 v

HYNIX 1 GB, D43

Spoiler: Hynix D43 1 GB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 1 (stunned_guy)

Hynix D D43 1 GB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939

double sided, 52. KW 2008

Datenblattspezifikation: HY5DU12822DTP-D43 @ 200 MHz @ 3-3-3-x



Möglich:
-> CL2,5 und CL3
-> tRAS 0
-> DRAM Idle Timer 0

Nicht möglich:
-> CL2 bei 200 MHz (Spannung 2,60 v - 3,20 v; kein Booten)
-> tRCD <3
-> rRP <2

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

​	Cl 2,5 - 3 - 2 - 0​	CL 2,5 - 3 - 3 - 0​	CL 2,5 - 4 - 3 - 0​	CL 2,5 - 4 - 4 - 0​
200 MHz​	2,60 v​	2,60 v​	2,60 v​	2,60 v​
205 MHz​	2,70 v​	2,60 v​	2,60 v​	2,60 v​
210 MHz​	-​	2,60 v​	2,60 v​	2,60 v​
215 MHz​	-​	2,60 v​	2,60 v​	2,60 v​
220 MHz​	-​	2,80 v​	2,60 v​	2,60 v​
225 MHz​	-​	3,00 v​	2,80 v​	2,90 v​

​

​	CL 3,0 - 3 - 2 - 0​	CL 3,0 - 3 - 3 - 0​	CL 3,0 - 4 - 3 - 0​	CL 3,0 - 4 - 4 - 0​
200 MHz​	2,60 v​	2,60 v​	2,60 v​	2,60 v​
205 MHz​	2,80 v​	2,60 v​	2,60 v​	2,60 v​
210 MHz​	-​	2,60 v​	2,60 v​	2,60 v​
215 MHz​	-​	2,60 v​	2,60 v​	2,60 v​
220 MHz​	-​	2,60 v​	2,60 v​	2,60 v​
225 MHz​	-​	2,60 v​	2,60 v​	2,60 v​
230 MHz​	-​	2,60 v​	2,60 v​	2,60 v​
235 MHz​	-​	2,60 v​	2,60 v​	2,60 v​
240 MHz​	-​	2,60 v​	2,60 v​	2,60 v​
245 MHz​	-​	-​	2,70 v​	2,70 v​
250 MHz​	-​	-​	2,80 v​	2,80 v​

Fazit:

CL 2,5 geht bis 225 MHz, egal ob mit 3-3-x / 4-3-x oder 4-4-x
CL 3 geht bis 250 MHz, allerdings nur mit tRCD 4

NANYA 512 MB, B-5T

Spoiler: Nanya B-5T 512 MB Riegel auf DFI Lanparty nF4 Ultra-D Sockel 939, Test 1 (stunned_guy)

Nanya B-5T 512 MB Riegel Nr. 1 auf DFI Lanparty nF4 Ultra-D Sockel 939

Nanya NT512D64S8HB1G-5T
double sided, 16./20. KW 2004, Aufdruck NT5DS32M8BT-5T -> Nanya B-5T

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2,5 / CL3, rRCD + tRP 2

Nicht möglich:
-> CL2

SuperPi 1M Testdurchlauf (alle Subtimings auf "Auto")

2,5-2-2-5 @ 205 MHz @ 2,60 v
2,5-3-3-6 @ 210 MHz @ 2,60 v
3,0-3-2-8 @ 210 MHz @ 2,60 v
3,0-3-3-8 @ 225 MHz @ 2,50 v

Nanya B-5T macht keine CL2, der Rest ist verfügbar, allerdings reagiert der Riegel so gu wie nicht auf Spannungsänderung. Kurios: sobald ich tRCD und tRP auf 2 stelle, bootet Windows immer mit mindestens 2,60 Volt, auch wenn ich nur 2,50 Volt im BIOS eingestellt habe.

NANYA 256 MB, C-5T

Spoiler: Nanya C-5T 256 MB Riegel auf ASRock K7NF2-RAID Sockel A, Test 1 (digitalbath)

Nanya CS-5 256 MB Riegel auf ASRock K7NF2-RAID Sockel 462

Nanya NT256D64S88C0GY-5T
single sided, 07/2006, NT5DS32M8CS-5T [TW]

Spezifikation: 200 MHz @ 3-3-3-8 @ 2,50 Volt

Möglich:
-> CL2 / CL2,5 / CL3

Nicht möglich:
---

SuperPi 32M (Subtimings 3-4-4-4-3-4-5; 4-5-5-5-3-5-6)

2,0-2-2-11 @ 200 MHz @ 2,70 v (2,50V reichen richt)

Spoiler: 2,0-2-2-11

Anhang anzeigen 550970

2,0-3-2-11 @ 225 MHz @ 2,70 v

Spoiler: 2,0-3-2-11

Anhang anzeigen 550971

2,5-3-2-11 @ 251 MHz @ 2,70 v

Spoiler: 2,5-3-2-11

Anhang anzeigen 550972

3,0-3-3-11 @ 263 MHz @ 2,70 v

Spoiler: 3-3-3-11

Anhang anzeigen 550973

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Stand:
#630 (inkl. umgelabelte Chips)
#1050 (ohne umgelabelte Chips)

 

[Tzk]

So wars jetzt nicht gemeint... Sollte nicht heissen das alle anderen doof sind... Man merkt in den alten Threads aber durchaus das viele einfach irgendwas eingestellt haben ohne die Theorie dahinter verstanden zu haben. Da kam dann manchmal ein User bei dem etwas geklappt hat und alle anderen haben das dann 1:1 gleich eingestellt, weils ja geklappt hat.

 

[maxpower1984]

@Tzk :
Ich wünschte ich wüsste was alles dahinter steckt.
Darum bin ich ja froh das du mir das mit dem Dreisatz erklärt hast.

Ich bin seit 2001 aus Mathe raus, da ist selbst der Dreisatz schwer für mich.

 

[Strunkenbold]

Mein Ansatz war bisher immer der:
Im Prinzip sollte die Leistung mit höherer tRef steigen, denn es vergeht dann mehr Zeit bis der Chip gerefresht wird. Also können Daten über längere Zeit im RAM geschrieben und gelesen werden bevor der Chip sich einmal neu logisch "ausrichtet". Durch steigende Ramfrequenz wird der Refreshintervall bei gleichbleibender tRef automatisch kleiner, wie oben in der Tabelle auch abgebildet. Die Frage ist nur ob er aus Stabilitätsgründen nicht eigentlich wirklich noch kleiner werden muss, d.h. tref niedrig wählen und dann nach oben arbeiten. Hintergrund ist, dass der RAM bei höheren Frequenzen auch anfälliger für Fehler ist, also braucht er auch öfters mal einen Refresh. Insofern bin ich mir nicht ganz sicher ob die Empfehlung "tRef mit steigender Frequenz höher wählen" so richtig ist. Es wird vermutlich darauf angekommen wie viele Refreshs der Chip verträgt ohne das Schreib-/Leseoperationen unterbrochen werden aber die Zyklen auch nicht zu lang werden lassen bis sich Fehler einschleichen. Also läuft es eigentlich so wie immer auf Ausprobieren hinaus.

(Achtung, ohne Gewähr! / möglicherweise gefährliches Halbwissen!)

 

[Tzk]

Jop, alles richtig soweit. Man sollte die Tref immer so klein wie nötig wählen, dass keine Daten verloren gehen und so groß wie möglich, damit Performance bei rumkommt.
Tref zu klein = keine Leistung
Tref zu groß = Datenverlust

Ob nun die Tref bei höherer Frequenz generell kleiner sein sollte wäre die Frage. Das muss man mal austesten.

 

[maxpower1984]

Nur noch eine Frage zu ein. Paar Einstellungen :
Odd Divisor correct= Enable oder disable?
DRam Bank interleave= Enable oder disable?

 

[Tzk]

Bank Interleave Enable bringt mehr Leistung (Bänke werden wechselweise angesprochen), Disable bringt mehr Stabilität. Ich würde wenn möglich immer Enable lassen.

Odd Divisor Correct kann ich grade nichts mit anfangen, war da auf Sockel 939 nicht was mit komischen Ramteilern, wenn ein "krummer" sprich x.5 Cpu Multi verwendet wurde?

 

[maxpower1984]

Ich weiß die Timings sind schrott aber SuperPi ist im kasten mit 600mhz 1T
Mit Bank Interleave Disable hats geklappt, muss definitiv noch weiter testen und fein tunen.
Aber fürs erste bin ich froh das ich so weit gekommen bin.

 

[Tzk]

Ich würde als nächstes mal ein anderes Bios testen. Bank Interleave muss eigentlich laufen...
Das 702-1 Bios hab ich für TCCD immer gern genommen Ansonsten einfach mal von einer Biosversion alle drei Varianten (-1 bis -3) durchprobieren. 623-3 lief bei mir mit Vollbestückung (4x512mb UTT BH-5) auch gut.

 

[maxpower1984]

Ja das kommt als nächstes aber mit Bank Interleave Enable schaff ich es nicht.
Hab jetzt mit mit CL 2,5-4-4-7 auch einen Stabilen Run geschafft.
will mal sehen ob ich da etwas niedriger mit den Timings komme, wenn nicht kommt erstmal das andere Bios drauf und dann gehts von vorn los.

 

[digitalbath]

@Tzk
Ich habe für die erste Seite ein paar Fotos hoch geladen:

Spoiler: Micron 5B-D

Spoiler: Micron 5B-C

Spoiler: Hynix BT-D43

Spoiler: Samsung UCCC-F

 

[Tzk]

Jop, ich stecke derzeit bei Post #600 mit dem Update für den Startpost fest. Kommt die Tage noch...

was die UCCC angeht bin ich mittlerweile der Meinung das sich nur das Package wirklcih unterscheidet. Sprich der Siliziumchip ist eh bleifrei und nur die "Beinchen" vom IC und alles bis zum Siliziumchip ist bleihaltig oder bleifrei. Das würde auch erklären warum die UCCC rev. F sich ähnlich zu den TCCC verhalten - es ist der gleiche Chip, nur in anderem Package. die 512mbit UCCC verhalten sich dann komplett anders, eben weil das der "neue"/"große" Silizium-Die ist. Klingt das plausibel?

So ähnlich dürfte das auch für Hynix gelten, sprich auch dort sollten sich 256mb singlerank/512mb doublerank gleich bzw. anders als 512mb SR/1gb DR verhalten. Ist das der Fall? Sprich es gibt nicht "die" Hynix D5 oder D43 und auch nicht "die" Hynix BT-D43. Sondern die Chips verhalten sich leicht anders, je nach Kapazität, Revision und Binning.

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Mein A7N8X Deluxe ist bei 263Mhz wirklich am Ende. Ich bekomme mit DDED Romsips und 1.95V Vdd zwar mit 264Mhz in Memtest ans laufen, aber 32M schmiert nach 6-10 Loops einfach mit Blackscreen ab. Dabei ist egal wie gut die NB gekühlt ist, welchen Cpu Multi ich wähle, was an Ram verbaut ist und wie viel VDimm ich gebe. Vdd von 1.85 auf 1.95V brachte auch nur ein paar Loops mehr im 32M. Eventuell geht noch was wenn man die NB kalt macht oder wenn man >2V Vdd anlegt. Für 1-2Mhz mache ich das aber definitiv nicht. Da versuche ich lieber ein weiteres Board und schaue ob es dort diese Wand auch gibt.

 

[digitalbath]

Was die UCCC-F angeht, denke ich das gleiche. Ich war überrascht, dass diese Riegel besser als meine TCCC Riegel sind. Habe das Gegenteil angenommen.

Ich bin gespannt, wenn meine Hynix Riegel eintreffen. Habe auch CT-D43 Riegel bestellt. Da sind 4 chips pro Riegel drauf, wie hier.
Sind D5 chips eine eigene Produktion oder schlicht nur ein bining durch Hynix? Das chips mit unterschiedlicher Kapazität und Revision auch anders sich takten lassen klingt zumindest plausibel.

Hast du nicht sowieso vor ein -E zu holen? Ansonsten denke ich, dass bei den meisten ab ca. 260MHz schluss ist. Terraraptor hat dann ein Ausnahme-board.

 

[Tzk]

Ich habe noch 2x A7N8X-X hier die ungetestet und ungemoddet sind, die brauchen aber wieder ein Spezialbios, da 256kb Bioschip wie bei den v1.06er Boards. Ich habe allerdings noch nicht versucht was passiert, wenn man da ein normales A7N8X v1.06 Bios flasht oder gar einen 512kb Bioschip und ein v2.0 Bios nimmt.

-E steht auf der Wunschliste, ja Wobei ich mit meinem Deluxe schon sehr zufrieden bin. 250Mhz mit 2x512mb TCCD, 257Mhz mit 2x256mb BH-5 und 263Mhz mit Hynix kann sich wirklich sehen lassen. Hätte niemals gedacht das die Asus so gut gehen. Das EBED bzw. ED Bios sollte dabei der so ziemlich beste Kompromiss aus max. FSB und Bandbreite sein.

 

[digitalbath]

Nicht das das -X nur durch das BIOS beschnitten wurde. Wäre mal ein interessanter Versuch.

Die X1 romsips sollte man auch dazu mit erwähnen.

 

[Tzk]

X1 habe ich noch nicht getestet, da kann ich nichts zu sagen. Das wollte ich mir fürs -E aufheben... Geht X1 besser als EBED und wie ist die Bandbreite? EBED ist ja bissel langsamer als ED, EBED lässt bei mir aber 5Mhz mehr FSB am A7N8X "4MBO" OEM zu. Am Deluxe hab ichs ehrlich gesagt noch nicht getestet.

Aber ja, besagte Experimente wollte ich beim -X mal machen. Hinterher bekommt man das tatsächlich zu Dualchannel überredet... Mittlerweile haben wir ja auch Boardviewer fürs -X, da sollten sich Unterschiede auf dem PCB finden lassen falls es welche gibt. Kann aber natürlich sein das Nvidia im Chipsatz selbst irgendwo ne Drahtbrücke gelasert hat o.Ä.

Blöderweise habe ich an einem -X die NB geschliffen und kenne deshalb die Produktionswoche nicht. Die SB ist aber aus Mitte 2004. Also ein halbwegs neues Board.

EDIT:
Hupsi, das hier ist ja der DDR1 Thread und nicht der Sockel A Thread.

 

[digitalbath]

X1, trats_619r2, tictac 619XT, Merlin ED sind was Geschwindigkeit angeht ja recht ähnlich. Dürfte auch fast das Maximum, was Effizienz betrifft, sein. Max FSB bekommt man mit X1 und ED hin (CL2,5, CL3). Die Anderen habe ich nicht getestet. Wie weit die sich bei max FSB und Cl2 unterscheiden, weiß ich nicht. High FSB mit CL2 habe ich erst mal nach vielen Frust-Versuchen nach hinten geschoben. Ich frickel zuerst an den Multi-tables in den romsips rum. Da habe ich z.Z. mehr spaß dran.

EDIT: Vielleicht verschiebt der mod die letzten Posts. Die gehören hier wirklich nicht rein.

 

[stunned_guy]

Wegen 4 Posts mache ich hier keinen Aufstand, DDR1 und Sockel A gehört ja auch irgendwie zusammen.

 

[stunned_guy]

Mein derzeitiger Testplatz für die ganzen Infineonchips.

 

[Tzk]

Alle feinsäuberlich nummeriert, vorbildlich. Sehe ich da ne 113 auf dem 6A Riegel? Alter... Mich würde mal interessieren wie gut deine 6A gehen, also wenn du irgendwann mal Zeit dafür hast. Meine besten laufen 257Mhz bei 3.6V, wobei die Range relativ groß ist in der die anderen Riegel liegen.

 

[stunned_guy]

Ja, die Zahl siehst du, aber auf anderen Riegeln steht 122 usw.....sind insgesamt 127 Stück. Ich bin gerade am Sortieren, welche Chips welche Eigenschaften haben. Gibt wieder eine große Liste. Ich lebe irgendwie nur von Listen

Die AT-6 teste ich, wenn ich mal Lust und Laune habe. Zur Zeit eher weniger Lust, ich erfreue mich eher an euren Ergebnissen. Wenn das nicht alles immer soviel Zeit in Anspruch nehmen würde....

Und weil es gerade so lustig ist....
Der Haufen Chips, die mir unbekannt sind; die bekannten sind alle aussortiert.

 

[Tzk]

Testest du nur verschiedene Chiptypen oder zusätzlich noch nach Kapazität sortiert?

 

[stunned_guy]

Alles sortiert Wie gesagt, meine Exceltabelle hat 25 Spalten zu jedem Chiptyp, da kannst du dir sicherlich vorstellen, was ich da alles eintrage bzw. was ich vermesse usw.

 

[Tzk]

Finde ich sehr sehr geil. Ich hab weder den Platz noch die Zeit für eine derart umfängliche Sammlung Muss mich da auf einen kleinen Schrank beschränken, wo aller Bastelkram inkl. Boards, Benchtable etc drin ist.

 

[stunned_guy]

Den Platz habe ich eigentlich auch nicht, aber da ich meinen Keller vor 2 Wochen gewechselt habe (von 8 m² auf 11 m²), ist jetzt mehr Platz und auch alles gut verstaut. Nur dokumentieren muss ich alles noch. Da kommt dann wieder die liebe Sorge Zeit zum tragen.

 

[The Sandman]

Testbude @ Stunned!

Früher im Inet haben Shops ihren OC-RAM so verkauft...

na.. paar mehr boards seite an seite, aber kommt hin

 

[Tzk]

Crosspost, weils eher hier hin passt als in den Sockel A Thread (und ichs sonst nieeee wieder finde...). Ich hatte mal die Skalierung der 6A getestet. Ergebnis:

Setup:
A7N8X Deluxe 1008RS Bios, EBED Romsips, Vdd 1.85V, BPL 3.04
256mb Infineon 6A, Memtest Test #7 Loop

Eingetragene Frequenz heisst Loop ist stabil. Leere Zellen sind entweder instabil gewesen oder nicht getestet worden. Die besten Riegel sind #3, #9 und #10, da alle Riegel 257Mhz mit 3.45V schaffen. #9 skaliert darüber hinaus nicht mehr während #3 der beste Riegel ist. Für einen stabilen 32M brauchen die Riegel 0,05-0,1V mehr als unten gelistet. Mehr als 257Mhz bekomme ich auch nicht durch den 32M durch, auch wenn die Riegel im Memtest mehr schaffen.

Spannung	Riegel #3	#4	#7	#8	#9	#10
3.35V	250	245	250	250		250
3.45V	257		255		257	257
3.5V	259
3.63V	261					259

 

[isulk]

Wie stellt man denn das DFI Lanparty ein um bis 4v auf den Ram zu geben?Da steckt man doch nur den Jumper von default auf + 4v oder?
Würde ganz gerne mal schauen was die Winbonds so können

 

[stunned_guy]

Ja, so einfach ist das. Soweit zur Theorie. In der Praxis funktioniert das nicht immer. Manchmal kann es auch passieren, dass du ein anderes BIOS aufspielen musst, dass es läuft. Ich hatte da leider ab und an Schwierigkeiten. Smart Guardian zeigt dann meist etwas mehr als 4 Volt an, real streuen die DFI gut, kannst ja mal nachmessen, was bei dir wirklich anliegt. Messpunkte liegen bei den RAM-Steckplätzen.

 

[isulk]

Anderes BIOS hab ich schon probiert,leider ohne Erfolg.Wie ist das wenn ich ich den Jumper umgesteckt habe,kann ich dann im BIOS einfach 3,3v,3,4v,3,5v usw einstellen?Oder geht das dann quasi nur blind und ich muss immer messen?

 

[stunned_guy]

Nein, im BIOS ist dann die Option freigeschaltet und du kannst in 0,03 und 0,1 Volt Schritten wie gehabt erhöhen.