Es geht los: Intel nimmt Fertigung in 18A in Arizona-Fab auf

[HWL News Bot]

Laut einem Post bei LinkedIn hat das Projekt Eagle einen wichtigen Meilenstein erreicht und die ersten Produktionslinien in der Chipfabrik im US-Bundesstaat Arizona laufen an. Darauf verweisen die Kollegen von ComputerBase.
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[Bitmaschine]

Glück auf, Intel! Möge die Ausbeute bei 99 % sein

 

[Holt]

Wobei die Ausbeute ja immer eine Folge der Fehlerrate und Chipgröße ist. Hat man z.B. statistisch alle 500mm² einen Fehler, so wird die Ausbeute von Chips die 500mm² groß oder größer sind, sehr mies sein, aber ist der Chip nur 100mm² groß, haben statistisch 80% keinen einzigen Fehler und von dem Rest kann man ja auch noch einige verwenden, etwa wenn ein Kern betroffen ist und man diesen dann eben einfach stilllegt. Da die neuen Prozesse immer komplexer werden und auch immer mehr Bearbeitungsschritte erfordern, alleine schon für Dinge wie Gate-All-Around. Damit steigt die Fehlerrate und deshalb, und bei die Größe der Fläche die man mit einer Maske belichten kann immer kleiner wird und Überlappungen immer problematisch sind, geht die Tendenz ja auch klar dazu die Chips aus kleinen Tiles/Chiplets zusammenzusetzen, statt große monolithische Design zu bauen.

Intel 18A wird schon werden, wenn sie nicht reif für die Fertigung wäre, würde man sie noch nicht in die Massenfertigung überführen. Jetzt kann Hillsboro sich dann auch auf die Entwicklung der nächsten Fertigung konzentrieren und damit bekommt TSMC dann hoffentlich kein Monopol für den besten Fertigungsprozess, da dies für uns alle nur höhere Preise bedeuten würde.

 

[Ultink]

Wobei die Ausbeute ja immer eine Folge der Fehlerrate und Chipgröße ist. Hat man z.B. statistisch alle 500mm² einen Fehler, so wird die Ausbeute von Chips die 500mm² groß oder größer sind, sehr mies sein,...

Gilt aber nur,wenn z.B. bei GPUs dann alle Chips im Vollausbau verwendet werden sollen.

 

[Holt]

Deshalb hatte ich ja doch extra geschrieben:

und von dem Rest kann man ja auch noch einige verwenden, etwa wenn ein Kern betroffen ist und man diesen dann eben einfach stilllegt.

 

[smalM]

Über wieviele Waferstarts pro Monat reden wir hier?
Wie gestaltet sich der Ramp-up?

 

[Zeitmangel]

Glück auf, Intel! Möge die Ausbeute bei 99 % sein

Angeblich wollten sie damit langsam bei >30% anfangen. Ich denke also sie sind in den letzten Monaten doch noch auf ~33% gekommen. toi toi toi

Alles was Gelsinger als Plan hatte, basierte am Ende auf funktionierendem 18A. Wenn das was geworden ist, warum musste er vor kurzem doch gehen?

 

[Bitmaschine]

Angeblich wollten sie damit langsam bei >30% anfangen. Ich denke also sie sind in den letzten Monaten doch noch auf ~33% gekommen. toi toi toi

Alles was Gelsinger als Plan hatte, basierte am Ende auf funktionierendem 18A. Wenn das was geworden ist, warum musste er vor kurzem doch gehen?

Wir werden es in ein paar Monaten wissen. Obwohl ich schon auch denke, dass in der laufenden Produktion Fehler auftauchen werden, hier und da an Stellschrauben gedreht werden müssen und bei der ersten Wafer-Linie wird die Ausbeute sicher nicht so hoch sein, bis es so richtig losgehen kann. Letztendlich muss die Hard- und Software harmonieren, an der Schnelligkeit gearbeitet werden, um die besten Ergebnisse zu erzielen. Go Intel-Workers, go. You can do it!

 

[Zeitmangel]

Ihr glaubt aber trotzdem nicht daran, daß Blackwell soviel kostet wieviel es kostet, weil nur TSMC ihn backen kann?

 

[Holt]

Pauschal von einer bestimmten Ausbeute zu reden, ist totaler Blödsinn, da diese von der Fehlerrate und der Größe des Chips abhängt. Die Fehlerrate ist das Maß zur Bewertung wie ausgereift eine Fertigung ist und da hatte Intel Anfang September 2024 eine Fehlerrate d0 von 0,4 Fehlern pro cm² angegeben und diese sollte inzwischen besser geworden sein. TSMC kommt wohl bei seinen ausgereiften N5 Prozess auf eine d0 von 0,1.

Aber generell gilt ein Wert unter 0,5 als gut:

While the acceptable DD can vary depending on the process and technology node, a common benchmark in the industry for a good manufacturing process is a defect density below 0.5 def/cm^2. However, this number is dynamic and can change based on technology advancements and specific applications.

Also selbst wenn man unterstellt, dass es Intel nicht gelungen sein soll die Fehlerrate von 0,4 weiter zu verbessern, wäre diese in Ordnung um damit Dies für Chips wie Panther Lake zu fertigen:

Intel 18A Yields Are Actually Okay, And The Math Checks Out

A few days ago, we published a report about Intel's 18A yields being at an abysmal 10%. This sparked quite a lot of discussion among the tech community, as well as responses from industry analysts and Intel's now ex-CEO Pat Gelsinger. Today, we are diving into known information about Intel's 18A...

www.techpowerup.com

Demnach wäre selbst bei Nutzung des pessimistischsten Modells die Ausbeute für die 114,3mm² großen Dies mit den CPU Kernen und der NPU bei 50% fehlerfreier Dies und für das 53,6 mm² große Die der GPU bei 60%. Wobei man dann immer noch beachten muss, dass auch Dies mit einem Fehler oft noch verwendet werden können, weil daraus dann eben Dies mit weniger aktiven Kernen werden können. Wenn ein CPU Die 8 Kerne hat, aber viele Leute nur die 6 Kerner kaufen, dann ist es am Ende auch egal ob die Dies in den 6 Kernern nun 8 funktionierende Kerne hat, von denen 2 deaktiviert wurden, weil die Nachfrage es eben verlangt oder ob man 2 Kerne deaktiviert, weil einer oder beide einen Defekt haben. Genauso gibt es von den iGPUs ja auch in aller Regel mehr als eine Variante und die kleineren haben eben nicht alle Einheiten aktiviert, auch da kann man oft noch die Chips mit Defekten verwenden.

Viel entscheidender wird eher sein, wie taktfreudig die Chips sein werden und wie gut die Effizienz aussehen wird. Da wird sich der Erfolg von Intels 18A Fertigung entscheiden, wobei für Fremdkunden vor allem die Effizienz entscheidend sein dürfte, da man den maximalen Takt vor allem in Desktop CPUs braucht, aber sonst eher selten.