Fehlende ECC-Unterstützung: Linus Torvalds schimpft über Intel

[Phantomias88]

@Phantomias88
Und wie oft treten Multibitfehler auf?
Habe diesbezüglich nur Artikel über RAM im Serversegment gelesen und sogar da sind die extrem selten, bei vielen tausend Terrabyte verarbeiteten Daten......

Öfter als uns lieb ist: https://www.slashcam.de/news/single/Studie--DRAM-Speicherfehler-viel-haeufiger-als-ange-7922.html

Das Problem bei Soft-Error ist ja, dass man sie nicht bemerkt ohne ECC.
Wenn der Speicher dann die Fehler (Bit-Flip) auch auf die Datenträger schreibt dann gibts korrupte Dateien.

Und diese habe ich in letzter Zeit mit sfc /scannow sehr häufig gefunden und reparieren lassen bei neune PC (alle 15 Stück hatten korrupte Windows Dateien.)

 

[Mo3Jo3]

Und diese habe ich in letzter Zeit mit sfc /scannow sehr häufig gefunden und reparieren lassen bei neune PC (alle 15 Stück hatten korrupte Windows Dateien.)

Könnte genau so gut eine HDD sein, die nicht mehr gut fluppt.
Von Gekippte Bits auf HDDs kann ich schon selber aus Erfahrung sprechen. Man geht Monate oder sogar mehrere Jahre nicht mehr an Files ran (ECC Fehler sollten dann ja eher unwahrscheinlich sein) und auf einmal ist die File korrupt.
Auch im Nas passiert(e) das regelmäßig und wurde repariert. Seit dem Wechsel zu SSDs ist das nie wieder vor gekommen.......

Deine Fehler müssen also nicht zwangsweise im RAM/CPU entstehen....

 

[Phantomias88]

Das waren neue OEM PCs von Dell, die haben alle SSD drin.

Ich habe auch ruhe im privaten PC, weil eben Multi-Bit ECC aktiv ist.

Wer meint es nicht zu brauchen, kann ja normalen RAM verbauen.

 

[sch4kal]

Das waren neue OEM PCs von Dell, die haben alle SSD drin.

Ich habe auch ruhe im privaten PC, weil eben Multi-Bit ECC aktiv ist.

Wer meint es nicht zu brauchen, kann ja normalen RAM verbauen.

Nützt dir halt auch nix, wenn die CPU-Cachehierarchie nur SECDED nutzt.
Btw. unterstützen das mittlerweile viele CPUs, mein Naples Epyc kann Chipkill nutzen, das gesamte, aktuelle Xeon Lineup von Intel kann es (nennt sich dort SDDC, ADDDC...). Ich leg wichtige Daten auf mein NAS (== also den Epyc Server), mein PC nutzt normalen DDR4 ohne Alles, noch nie Probleme gehabt.

 

[Phantomias88]

Hi, wie meinst du das mit SECDED ?
Die CPUs haben alle Multi-Bit ECC für alle Cache Stufen, das ist ja das Widersprüchliche in der CPU nutzt man es Überall nur beim RAM nicht.

Reliability-Driven ECC Allocation for Multiple Bit Error Resilience in Processor Cache | Request PDF

Request PDF | Reliability-Driven ECC Allocation for Multiple Bit Error Resilience in Processor Cache | With increasing parameter variations in nanometer technologies, on-chip cache in processor is becoming highly vulnerable to runtime failures... | Find, read and cite all the research you need...

www.researchgate.net

Chip-Kill ist natürlich eine feine Sache, da werden selbst Hardware Defekte im laufenden Betrieb kein Problem, solang genug Redundanz in Form von Byte vorhanden ist.
Bei der nächsten Server Wartung werden dann die defekten Module ausgetauscht.

 

[sch4kal]

Hi, wie meinst du das mit SECDED ?
Die CPUs haben alle Multi-Bit ECC für alle Cache Stufen, das ist ja das Widersprüchliche in der CPU nutzt man es Überall nur beim RAM nicht.

Reliability-Driven ECC Allocation for Multiple Bit Error Resilience in Processor Cache | Request PDF

Request PDF | Reliability-Driven ECC Allocation for Multiple Bit Error Resilience in Processor Cache | With increasing parameter variations in nanometer technologies, on-chip cache in processor is becoming highly vulnerable to runtime failures... | Find, read and cite all the research you need...

www.researchgate.net

Chip-Kill ist natürlich eine feine Sache, da werden selbst Hardware Defekte im laufenden Betrieb kein Problem, solang genug Redundanz in Form von Byte vorhanden ist.
Bei der nächsten Server Wartung werden dann die defekten Module ausgetauscht.

SECDED = 1 Bitfehler werden korrigiert, Doublebitfehler werden erkannt.

Ne, Naples hat z.B. SECDED für L1, für L2/L3 dann Doublebit Fehler korrigieren und Triplebitfehler erkennen.

[...]AMD has designed EPYC with multiple tiers of cache protection. The level 1 data cache includes SEC-DED ECC, which can detect two-bit errors and correct single-bit errors. Through parity and retry, L1 data cache tag errors and L1 instruction cache errors are automatically corrected. The L2 and L3 caches are extended even further with the ability to correct double errors and detect triple errors.[...]

https://www.amd.com/system/files/2017-06/AMD-EPYC-Brings-New-RAS-Capability.pdf

 

[Phantomias88]

SECDED = 1 Bitfehler werden korrigiert, Doublebitfehler werden erkannt.

Ne, Naples hat z.B. SECDED für L1, für L2/L3 dann Chipkill.

Ok, das wusste ich nicht.
Ich lese es mit AIDA64 aus, da wird auch mein FX ECC RAM ebenfalls als Multi-Bit ECC erkannt. (nicht nur bei AIDA64)

Evt. liegt das am zu kleinen L1 Cache bei Naples ?

Chip-Kill ist aber ein Server Feature, da die Server ja 24/7 laufen sollen da macht das auch Sinn.
Für Privat brauche ich kein Hot-Swap beim Speicher.

 

[sch4kal]

Ok, das wusste ich nicht.
Ich lese es mit AIDA64 aus, da wird auch mein FX ECC RAM ebenfalls als Multi-Bit ECC erkannt. (nicht nur bei AIDA64)

Evt. liegt das am zu kleinen L1 Cache bei Naples ?

Chip-Kill ist aber ein Server Feature, da die Server ja 24/7 laufen sollen da macht das auch Sinn.
Für Privat brauche ich kein Hot-Swap beim Speicher.

Chipkill ist nur ein RAS-Feature: https://www.intel.com/content/www/us/en/processors/xeon/xeon-e7-family-ras-server-paper.html
Memory Sparing und Hotswapping kommen ja dann noch on top.

Keine Ahnung warum Naples für L1 "nur" SECDED nutzt. AMD wird sich schon was dabei gedacht haben.

Multibit-ECC kann bei dir aber auch nur heißen, das er Multibit Fehler erkennt. Die muss er nicht zwangsläufig auch korrigieren können

 

[Phantomias88]

Chipkill ist nur ein RAS-Feature: https://www.intel.com/content/www/us/en/processors/xeon/xeon-e7-family-ras-server-paper.html
Memory Sparing und Hotswapping kommen ja dann noch on top.

Keine Ahnung warum Naples für L1 "nur" SECDED nutzt. AMD wird sich schon was dabei gedacht haben.

Multibit-ECC kann bei dir aber auch nur heißen, das er Multibit Fehler erkennt. Die muss er nicht zwangsläufig auch korrigieren können

Kann er, MemTest von PassMark kann ECC Injection, er korrigiert 2 Fehler ohne Probleme: https://abload.de/img/memtest_report_eccinj85oba.jpg

 

[kwinz]

Sack Reis in China.
Dann gib halt Geld aus, du hansel

Was für ein schwachsinniges Argument. Er ist ja nicht derjenige der die Hardware kauft.

Sondern er ist mit Crash-Reports konfrontiert die nicht reproduziert werden können und wo er sich nicht sicher sein kann ob das ein Software oder Memory Fehler ist.

ECC Memory auch für die Mainstream Kunden wäre da sinnvoll. Flash Speicher für Mass Storage hat das schon seit Jahren, auch im Mainstream-Segment!

Beitrag automatisch zusammengeführt: 12.02.2021

Ich teile seine Kritik, jedoch ist der Zeitpunkt etwas unglücklich. Mit DDR5 ist das Thema ja vom Tisch, weil da laut JEDEC eh ECC und ECS unterstützt wird.

Ich glaube das ist ein Gerücht. Selbst wenn On-die ECC bei DDR5 mandatory sein sollte, ist die Verbindung zum Speicherkontroller noch immer nicht geschützt (kein End-to-End). Für das brauchst du wieder zusätzliche Chips (oder CRC bzw. Link-ECC wie bei LPDDR5). Wobei hier der Overhead im Vergleich zu DDR4 sogar steigt, weil es jetzt 2 Kanäle pro DIMM gibt, die jeweils (!) 8 bit zusätzlich für ECC brauchen.