Intel macht die neuen Xeon-W-Prozessoren offiziell (Update)

[Gamerkind]

Ja, was falsch ist, wie Holt vollkommen richtig festgestellt hat!

 

[Holt]

deswegen schrieb ich "nicht mit den PCIe lanes angebunden..." es sind extra signale.

Nein, DMI3 ist nur ein eigener Name für eine PCIe 3.0 x4 Anbindung, es gibt da keine extra Signale, die Chipsätze sind einfach nur mit 4 PCIe 3.0 Lanes angebunden, die aber eben den eigenen Namen DMI3 bekommen haben. Bei den C62x gibt es dazu noch einen zusätzlichen Uplink mit, je nach Chipsatz bis zu 8 weiteren PCIe Lanes.

 

[Rollo3647]

Nein, DMI3 ist nur ein eigener Name für eine PCIe 3.0 x4 Anbindung, es gibt da keine extra Signale, die Chipsätze sind einfach nur mit 4 PCIe 3.0 Lanes angebunden, die aber eben den eigenen Namen DMI3 bekommen haben. Bei den C62x gibt es dazu noch einen zusätzlichen Uplink mit, je nach Chipsatz bis zu 8 weiteren PCIe Lanes.

Dann drück ich mich mal anders aus, DMI3 wird nicht von den bei Skylake-SP angegebenen 48 PCIe lanes geklaut...

 

[Holt]

Ja war mir klar, es geht mir nur darum ob dies bei den 64 Lanes der CPUs um die es hier geht auch so ist und wieso man bei AMD die 4 Lanes für die Anbindung des Chipsatzes immer mitzählt, bei Intel aber nicht und die Angaben dann trotzdem gleichsetzt.

 

[Rollo3647]

Das (6x5)XCC DIE der intel scalable Prozessoren hat als einziges zusätzliche 16 PCIe lanes für "OPA and On Package usage".
Ich denke bei den Xeon-W sind diese auch an den Sockel geführt, auch habe ich bisher keine Cascade-Lake-SP mit Omni-path(die Zunge an der CPU) gesehen.
Dann kämen wir auf insgesamt 68(64+4) PCIe lanes.

 

[Holt]

auch habe ich bisher keine Cascade-Lake-SP mit Omni-path(die Zunge an der CPU) gesehen.

Wirst Du wohl auch nicht:

Users familiar with the letters on the first generation Xeon Scalable will notice one missing: F. F was Intel’s letter for SKUs with added OmniPath Fabric on package. Intel stated it will not be making fabric processors for this new generation, which perhaps goes to show you how popular it was.

 

[Rollo3647]

Danke Holt für den Link. Dort steht auch was es mit den 1TB und 2TB auf sich hat...

Out of the M/L designation, M seems odd at 2.0 TB, especially for a processor that has six channels of memory. This is because there are a number of motherboards in the market in a ‘2+1+1’ configuration, which relates to how many DIMMs are on each side of the processor. ‘2+1+1’ means that on each side, there is one memory channel having two DIMMs, one with one DIMM, and another with one DIMM. This makes eight per socket, allowing for 2.0 TB divided by eight to equal 256 GB per DIMM slot. Almost confusing.

 

[Gamerkind]

Da Intel Omnipath eh einstellt, kann man die Lanes ja für etwas anderes freigeben

 

[jdl]

Da Intel Omnipath eh einstellt, kann man die Lanes ja für etwas anderes freigeben

Omnipath wird nicht eingestellt. Es wird nur keine in die CPU integrierten Omnipath Controller mehr geben, denn die wollte faktisch niemand.

 

[Gamerkind]

Wart es einfach ab!

 

[Gamerkind]

Ich lag mal wieder richtig!

Intel stoppt zweite Generation des schnellen InterConnect Omni-Path | heise online

 

[sch4kal]

Ich lag mal wieder richtig!

Intel stoppt zweite Generation des schnellen InterConnect Omni-Path | heise online

Nur teilweise, es wird ja laut Artikel Dual Railing mit OPA(1) weiterentwickelt.

 

[Gamerkind]

Da von einer Weiterentwicklung zu sprechen ist aber schon sehr weit her geholt!

 

[Holzmann]

Da wird seitens Intel nichts weiter entwickelt, da der Komplettausstieg von Mellanox inkl. Auflösung der Entwicklungsabteilung aus dem Photonics/Transceiver Geschäft wohl kurz vor dem Kauf durch Nvidia passiert ist.

 

[jdl]

Ich lag mal wieder richtig!

Gut eingeschätzt, oder vorher schon Informationen gehabt?

 

[sch4kal]

Da von einer Weiterentwicklung zu sprechen ist aber schon sehr weit her geholt!

Aber eben doch was Anderes, als eingestellt.

 

[Gamerkind]

Gut eingeschätzt, oder vorher schon Informationen gehabt?

Informationen von der "verbotenen Seite", die ich hier nicht mehr nennen werde!