Intel zeigt das Xe-HPC-Chiplet-Monster Ponte Vecchio

[HWL News Bot]

Auf Twitter hat Raja Koduri, seines Zeichens Senior Vice President der neuen Grafiksparte "Core and Visual Computing" bei Intel, ein Foto eines Xe-HPC-Chips alias Ponte Vecchio veröffentlicht. Der GPU-Beschleuniger verwendet ein komplexes Chiplet-Design. Der Compute-Chiplet basiert auf der Xe-HPC-Architektur, als dem Datacenter-Ableger der Xe-Familie.
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[Richard88]

Also wenn glued together, dann richtig.

 

[BinniBanni]

Heftig das Teil! Man sieht hier wohl wo die Reise hin geht wenn mehr Rechenleistung benötigt wird.

 

[hRy]

Da sieht man wo die Reise hingeht und nicht dieses Low-End Produkt mit 30W TDP auf Basis der iGPU.

 

[brasillion]

Sehr interessant. Ich finde das Ding mal richtig hübsch .

 

[Don]

Ich habe da mal was versucht:

 

[Tzk]

Sehe ich das richtig, das die sowohl Die-on-Die stapeln (Rambo Cache und dem Compute Die), als auch mehrere Dice auf dem Package haben? Das ist ziemlich abgespaced

 

[JikoM]

Die Hauptkonkurrenz dürfte aktuell die GT 1030 sein. Wäre jetzt interessant zu sehen, wie sich die Intel-Karte dagegen schlägt.

 

[Silberfan]

Für Ponte Vecchio, so der Codename des HPC-Chips, verwendet Intel verschiedene Tiles oder Chiplets. So gibt es einen Base Tile, einen Compute Tile, einen Rambo Cache Tile und einen Xe Link I/O Tile. Letztgenannter soll extern gefertigt werden, genau wie gewisse Stückzahlen des Compute Tiles. Diesen will Intel aber auch in einem nicht näher genannten Next-Gen-Prozess selbst fertigen. Den Base Tile fertigt man in der aktuellen 10nm-SuperFin-Technologie. Der Rambo Cache Tile soll in 10 nm Enhanced SuperFin, also einer bereits verbesserten Variante, gefertigt werden.

Ist immer wieder Interessant zu sehen wie mit kleinen Fleischfetzen die Meute bei Laune gehalten wird.
Und wieder einmal hat Intel in die Braune Masse gegriffen
10nm Fertigung , was soll das ?
TSMC und andere fertiger sind schon bei 5nm angekommen und vertreiben schon erste Produkte darüber. AMD ist ebenfalls im 5nm Fertigungsprozess mit drin.
Will Intel erneut Ressourcen Verschleudern für nix ?
Wenn dann auf 7nm wo es sich auch für die Interessenten Lohnen würde und nicht mit dem Pseudo 10nm Fertigung a la Intel.
Intel versucht es immer wieder veraltete Technik der Kundschaft Schmackhaft zu machen.
Traurig nur das viele immer und immer wieder drauf reinfallen.
Hoffentlich wird der Test ein Fehlschlag , 10nm einstampfen , mit 7nm Anfangen und davon lernen ,so wäre es richtig !
Nicht Sinnlos Ressourcen Verschwenden und meinen wir haben wieder was Innovatives geschaffen und den Leuten das Sabbern beibringen.

 

[Kommando]

Die Angabe der Strukturbreite hat doch eh nix mit der Realität zu tun. Interessant ist nur das, was am Ende raus kommt.

 

[Don]

Sehe ich das richtig, das die sowohl Die-on-Die stapeln (Rambo Cache und dem Compute Die), als auch mehrere Dice auf dem Package haben? Das ist ziemlich abgespaced

Auf den Base Tile werden Compute Tile, Rambo Cache Tile, der HBM und die Xe Link Extension gestapelt, das ist eben Foveros mit Die-on-Die genau.

Ist immer wieder Interessant zu sehen wie mit kleinen Fleischfetzen die Meute bei Laune gehalten wird.
Und wieder einmal hat Intel in die Braune Masse gegriffen
10nm Fertigung , was soll das ?
TSMC und andere fertiger sind schon bei 5nm angekommen und vertreiben schon erste Produkte darüber. AMD ist ebenfalls im 5nm Fertigungsprozess mit drin.
Will Intel erneut Ressourcen Verschleudern für nix ?
Wenn dann auf 7nm wo es sich auch für die Interessenten Lohnen würde und nicht mit dem Pseudo 10nm Fertigung a la Intel.
Intel versucht es immer wieder veraltete Technik der Kundschaft Schmackhaft zu machen.
Traurig nur das viele immer und immer wieder drauf reinfallen.
Hoffentlich wird der Test ein Fehlschlag , 10nm einstampfen , mit 7nm Anfangen und davon lernen ,so wäre es richtig !
Nicht Sinnlos Ressourcen Verschwenden und meinen wir haben wieder was Innovatives geschaffen und den Leuten das Sabbern beibringen.

Die Angaben der Strukturbreite sind unter der verschiedenen Hersteller nicht vergleichbar. Es kommt im Grunde auf die Transistordichte an und hier müsste man zudem noch unterscheiden, von welchem Bereich des Prozessors und damit der Transistoren wir sprechen.

Intel sagt, 10nm SuperFin sei in der Transistordichte um den Faktor 2,7 besser als der vorherige Prozess. Für 10nm SuperFin will Intel bei 100 MTr/mm² (Millionen Transistoren pro Quadratmillimeter) liegen. AMD kommt mit 7 nm bei TSMC für die Ryzen-Prozessoren (in dem Fall Cezanne) auf 59,44 MTr/mm². Aber AMD gibt fairerweise auch Die-Größe und Anzahl der Transistoren bekannt, bei Intel kennen wir im Grunde nur die Größe und können das nicht selbst berechnen.

Worauf ich aber hinaus will: Es ist mit Nichten so, das Intel wegen der 10 nm hinterherhinkt, sie haben es nur über Jahre nicht geschafft die 10 nm auf Performance zu trimmen und die Ausbeute war gering.

 

[Tzk]

TSMC für die Ryzen-Prozessoren (in dem Fall Cezanne) auf 59,44 MTr/mm²

Renoir hatte grob ~65MTr/mm² (9.8MTr und 150mm²), also etwas mehr. Ich tippe das gewisse Teile der Cpu schlicht mehr Platz beanspruchen als andere... Cezanne hat ja den doppelten Cache von Renoir, da würde es mich nicht wundern falls dieser auf die Dichte drückt.

Das Interessante daran ist aber eigentlich, dass TSMC für 7nm ~100Mtr/mm² angesagt hat, also deutlich mehr als AMD derzeit nutzt. Ich tippe daher das AMD einen speziell für hohen Takt angepassten Prozess bei TSMC nutzt, der nur noch wenig mit dem eigentlichen N7 zu tun hat. Das erklärt dann auch, warum AMD nicht offiziell "einfach" auf N7+ oder N7P gewechselt hat.

Intels Tigerlake ist 144mm² groß während Icelake 122mm² hatte (kleinere GPU). Leider konnte ich zu beiden auf Anhieb keine Transistormengen finden. Ich lehne mich aber mal aus dem Fenster und tippe das Intel die ursprünglich angedachten 100MTr/mm² im Highperformancebereich nicht halten kann... In 14nm ist man ja ebenfalls zugunsten des Takts mit der Dichte etwas runter gegangen, wenn ich das richtig im Kopf habe.

TSMC und andere fertiger sind schon bei 5nm angekommen und vertreiben schon erste Produkte darüber.

Ich hoffe dir ist bewusst das Intel zwar hinterher hängt, aber mitnichten so viel wie du hier schreibst. Intels 10nm ist direkt an TSMCs 7nm Prozess dran. Intel hat mittlerweile 2 Jahre Rückstand hinter TSMC, allerdings waren die auch vorher 2-3 Jahre im Vorsprung.

 

[tonythebuilder]

Man sollte vielleicht, um das ganze Vollständig zu bekommen, erwähnen das es im Moment nicht möglich ist. Kleinere Struckturen als 13 nm zu erstellen.

TWINSCAN NXE:3400C

The TWINSCAN NXE:3400C lithography system supports EUV volume production at the 7 and 5 nm nodes.

www.asml.com

@Don Danke für die Beschriftung im Bild

 

[Don]

Update:

Raja Koduri hat noch einmal nachgelegt und liefert zusätzliche Informationen.

So hat man den Xe-HPC-Chip offenbar tatsächlich funktionstüchtig testen können. Den "Hello World"-Moment hat man in Form eines Mandelbrot-Fraktals zelebriert, welches der Chip berechnet hat. Koduri liefert zudem die Information, dass sich 41 aktive Chiplets im Package befinden. Zählt man die insgesamt erkennbaren einzelnen Chips, kommt man auf zweimal 25, so dass es neun inaktive Chips bzw. Komponenten geben müsste.

 

[Tzk]

Hat Koduri gesagt das auf diesem Sample 41 von 50 laufen oder das generell nur 41 von 50 genutzt werden?

 

[Don]

Hat Koduri gesagt das auf diesem Sample 41 von 50 laufen oder das generell nur 41 von 50 genutzt werden?

Siehe Update in der News mit dem eingebettet Tweet.

 

[smalM]

Intel sagt, 10nm SuperFin sei in der Transistordichte um den Faktor 2,7 besser als der vorherige Prozess. Für 10nm SuperFin will Intel bei 100 MTr/mm² (Millionen Transistoren pro Quadratmillimeter) liegen.

Das ist im Grunde die ursprüngliche Aussage zur Einführung des 10nm-Prozesses. Mit 10nmSF will Intel ja mit einer kleinen Verspätung das tatsächlich realisiert haben, nur gesehen haben wir noch keine Daten zu realen Lösungen auf dem Die. Marketingfolien sind geduldig....

Das Interessante daran ist aber eigentlich, dass TSMC für 7nm ~100Mtr/mm² angesagt hat, also deutlich mehr als AMD derzeit nutzt. Ich tippe daher das AMD einen speziell für hohen Takt angepassten Prozess bei TSMC nutzt, der nur noch wenig mit dem eigentlichen N7 zu tun hat. Das erklärt dann auch, warum AMD nicht offiziell "einfach" auf N7+ oder N7P gewechselt hat.

AMD nutzt eine HP-Variante des N7-Prozesses. Im Prinzip bestehen dabei die Transistoren aus mehr parallelen Fins als bei den HD-Varianten. Stichtworte dazu: 6T- und 7.5T-Libraries; T = Tracks und das bezieht sich auf den 2. Metal-Layer, der parallel zu den Fins angeordnet ist. Beispiel N7: Der Fin-Pitch ist 30nm, der M2-Pitch ist 40nm. HD ist hat eine Transistorhöhe von 6T, also 240nm; macht 8 Fins. HP hat einen Transistorhöhe von 7.5T, also 300nm; macht 10 Fins. Bei HD bilden je 2 Fins den N- und P-Teil des CMOS-Transistors, bei HP je 3 Fins. Zusätzlich sind bei HP mehr und dickere Metal-Layer vorgesehen.
N7+ ist beim Design inkompatibel mit N7/N7P. Die kompatible EUV-Variante zu den beiden ist der N6.

 

[SFVogt]

Wie groß ist eigentlich dieses Package gegenüber einem Threatripper, so fehlt einem irgendwie die Größenrelation der vielen DIEs?! Kann mir kaum vorstellen das diese Anzahl an mini DIEs noch Sinn macht bei dem wahrscheinlichen Aufwand diese funktional mit dem Package zu verbinden?!