Micron spricht über aktuellen Stand der 3D-NAND-Entwicklung

[Don]

<p><img src="/images/stories/logos-2015/micron.jpg" alt="micron" style="margin: 10px; float: left;" />Micron scheint das neue Jahr als Anlass zu nehmen, um zahlreiche seiner Speicherbereiche auf den neuesten Stand zu bringen und neue Technologien anzukündigen. <a href="index.php/news/hardware/grafikkarten/38081-micron-kuendigt-gddr5x-speicher-fuer-mitte-des-jahres-an-und-nennt-weitere-details.html" target="_self">GDDR5X-Grafikspeicher</a> wird bei den Grafikkarten gegen Ende des Jahres eine Rolle spielen und stellt höhere Kapazitäten sowie Speicherbandbreiten in Aussicht. Hinsichtlich einer Entscheidung für einen 3D-NAND sowie planaren Speicher wählt Micron einen konservativen Weg und fährt zweigleisig. In einer <a...<br /><br /><a href="/index.php/news/hardware/festplatten/38138-micron-spricht-ueber-aktuellen-stand-der-3d-nand-entwicklung.html" style="font-weight:bold;">... weiterlesen</a></p>

 

[MoonwalkerDLX]

Ich versteh fast nur Bahnhof xD

 

[Holt]

Planes sind sowas wie eine Aufteilung eines Dies in mehrere virtuelle Dies, die Planes lassen sich dann fast gleichzeitig ansprechen.

Der neue 3D-NAND von Micron hat eine Page Size von 16 kB und kann Blöcke mit 16 MB im MLC- und 24 MB im TLC-Design löschen.

Da sollte es mich doch sehr wundern, wenn die Pages beim TLC nicht 24k groß wären.

Ein Löschvorgang setzt beispielsweise andere Anforderungen an die Spannungen in dem jeweiligen Speicherblock, weshalb eine möglichst geringer Unterteilung gewünscht ist, zu große Erase Blöcke aber weniger effektiv werden, da meist auch Daten gelöscht werden sollen, die eigentlich weiterhin vorgehalten werden sollten und dann vorher umgeschrieben werden müssen.

In dem Satz fehlt was. der ist unrund. Davon abgesehen erhöht sich mit größeren Blockgrößen natürlich die WA, bei kleinen Blockgrößen der Aufwand an Schaltungslogik aber wenn Micron den in einem extra Layer untergebracht bekommt, sollte das ja weniger ein Problem sein.

Gibt es Informationen über die Haltbarkeit der NANDs? Darüber wurde ja früher schon noch sehr offen berichtet, aber in letzter Zeit wird das immer mehr zu einer Art Staatsgeheimnis.

 

[Josedan03]

Anders als beispielsweise Samsung verwendet Micron für seine gestapelten Speicherzellen die Floating-Gate- statt der Charge-Trapping-Technik. Letztere belegt etwas mehr Platz auf dem Die, allerdings packt Micron einen Großteil des Logikparts (über 75 Prozent) unterhalb der Speicherzellen, statt ihn mit in jede Schicht zu integrieren. Das verringert die Chipfläche und erhöht die Dichte pro mm².

Bei FLASH ist es mittlerweile nicht mehr unbedingt ein Vorteil
möglichst kleine Prozesse zu verwenden. Deswegen geht es jetzt ja in die Höhe 3D

 

[Holt]

Kleinere Prozesse waren bei Flash noch nie ein Vorteilt, nur konnte man dies lange durch bessere Technologie u.a. bei den Controllern eben teils mehr als kompensieren. Nur sind die Strukturen wohl bei unter 20nm schon so klein dass dies gar nicht mehr möglich ist und auch wenn es wohl noch machbar wäre einen weiteren Shrink auszuführen, lohnt sich der Aufwand eben im Vergleich zum Erschließen der 3. Dimension nicht mehr.

 

[Wolfsrabe]

Diese Stapelung soll ja angeblich den ursprünglich kritischen Nachteil der geringen Anzahl an Schreibvorgängen von TLC wieder abdämpfen - ob das wirklich so ist und wie das funktioniert, habe ich allerdings auch nicht ganz verstanden.