[Sammelthread] Ryzen DDR5 RAM OC Thread

[Veii]

Das teste ich gleich morgen Abend mal und gebe dir Bescheid. Und wenn wir es ohne GDM zum laufen kriegen, gebe ich dir einen aus

@z3r0.c0m , kannst du bitte hier öffentlich Updates darlassen ?
Ich bin ungerne Techsupport und weitaus weniger gern helfe ich Privat.

Keine techsupport PMs bitte.
Es werden viele.
Danach vergesse ich jemanden oder wäre wo anders aktiv und ja, ne.

Ich möchte es nicht. Man/Sie/Es fühlt sich dann schlecht durch "overthinking"
Wissen hat Öffentlich und Zugänglich zu bleiben. Damit jeder etwas davon lernen kann.
Ansonsten ist es Zeitverschwendung. Auch angestellte/öffentliche Lehrer geben ungerne Privatunterricht.
Deren Zeit sich selbst auszubilden, ist schon knapp genug.
Man hilft aus Leidenschaft, aber bitte nicht Privat. 🤭

Beitrag automatisch zusammengeführt: 12.01.2024

Oder eher die VDDQ/VDDIO-Werte und sollten diese lieber "gleich" eingestellt werden oder VDDIO besser etwas höher als VDDQ?

VDDQ_CPU = Auto Calculated by AMD's Engineers™ ~ (voltage) link
VDD(2)_CPU = VDDIO = MC , same thing many names. IMC VDD (data) Link.
VDDIO ≠ raw IMC Voltage

Ah schau einfach hier rein ~ #2.010
VDD_MEM (data) link inside Mem
VDDQ_MEM (voltage) link inside mem

VDDQ wird benutzt um VREF zu erstellen.
Ehmalig wurdde VREF & VTT_MEM durch VDIMM + fixierte Spannungen erstellt.
DDR5 ist weitaus komplexer und feiner. Mehr geteilte individualle Links.

_MEM Spannungen werden von dem 5V Supply nahe dem 24pin gebildet
_CPU Spannungen kommen teils aus dem EPS, teils aus dem 24pin, und werden durch LDO's geteilt.
Alles ist loadbalanced und arbeitet als VID/Amperage/Thermal/Strainfactor requests. Ein AVFS Thema.
Der Grund weswegen ich dir das erzähle:
Da das Kupfer-Board kein Superconductor ist, hast du Verluste hin und her.

CU (COPPER)

Alles über ~(-202°C bis -138°C) hat Transmission Verluste.
Natürlich unterscheidet sich der Wert, da PCBs nicht Rein-Kupfer sind. *

Silicon (SI)

~ (-272)°C
* das selbe gilt hier auch.

Die Spannungen in der CPU haben ebenfalls Verluste.
Aus dem Grund kann niemals eine X = Y Regel bei solch einer extremen Entfernung korrekt sein.
DDR5 is a selfsustained ecosystem.

VDD_CPU is standalone
VDD_MEM is standalone.
VDDQ to VDDQ is calculated but also standalone.

_MEM , VDD to VDDQ delta allowed:
MAX = 300mV
MIN = equal , strap-steps of 15mV. 5mV or 10mV granular , with +/- scaling ability of 15-30mV. (no-PD)
Always functional = ~60mV
Signal-Integrity self-test = 100mV delta capable or not.
^ runs always, unless by user/boardpartner error.

 

[Sockrattes]

Oh Gott.^^
Besten Danke für die Erklärung.
Bei ASUS stand etwas ähnliches das der Abstand zwischen VDD und VDDQ nicht höher als 200mV sein sollte.
Bei vielen laufen aber die Speicher wie es scheint mit unterschiedlichen Spannungsabständen trotzdem zuverlässig. Davon habe ich mich etwas verleiten lassen.
Naja, das könnte dauern bis die Dinger stabil laufen.

Nochmals Danke für deinen Einsatz hier. Freiwillige Hilfe ist wahre Nächstenliebe.^^

 

[LuxSkywalker]

@Sockrattes

anbei ein Screenshot meines aktuellen 24/7 Profil

das System packt dank RTT Anpassungen auch 24h Prime95 large FFT AVX bei ziemlich entspannten 1.36V MEM VDD

ich fahre mit 200mV Differenz zwischen MEM VDD <-> MEM VDDQ ganz gut - mein nächstes Ziel ist 6400MT/s mit FCLK 2133 MHz bei möglichst niedrigen Spannungen

 

[Sockrattes]

Besten Dank für die Denkanstöße.
Achja, bei mir liest ZenTimings die Spannungswerte von MEM_VDD und MEM-VDDQ nicht korrekt aus. HWInfo zeigt hier die plausibleren Werte an.
Ich werde mal deine Spannungswerte probieren.
Dein "Processor On-Die Termination" ist niedrig. Ich habe hier mit 60 Ohm getestet. Werde ich auch mal in die zahllosen Versuche mit aufnehmen.^^

 

[LuxSkywalker]

ProcODT ist mehr oder weniger try&error - ich finde leider trotz intensiver Suche im Netz keine belastbaren Informationen welche "perfekt" sind ^^

habe alle möglichen Kombi's durchprobiert - bin aktuell der Meinung das dies für meinen RAM -> G.Skill 6800CL34 @ 6200CL30 der beste Kompromiss darstellt

btw wenn du RAM OV betreibst kann ZenTimings keine akkuraten Spannungen auslesen - das liegt aber eher an ZenTimings welche die Register nicht richtig auslesen kann wenn du den RAM OV Schalter benützt

 

[gimme7]

ProcODT ist mehr oder weniger try&error - ich finde leider trotz intensiver Suche im Netz keine belastbaren Informationen welche "perfekt" sind ^^

ich stöbere ja auch in mehreren Foren und für AM5 hab ich da auch noch nicht wirklich was zu gefunden. Irgendwann wird es auch etwas overkill mit den dann möglichen Kombinationen.
Deine RTTs sehen interessant aus. Wie bist du da vorgegangen? Ich hab alles auf Auto gelassen bis auf eine einzige RTT Anpassung von Veii.

Einen interessanten Eintrag, ich glaube es war im allgemeinen AM5 Thread auf PCGH hab ich zur PocOdt gefunden. Da hat das herabsenken dieser einen deutlich messbaren Unterschied bei den FPS in Cyberpunk? bewirkt.

 

[Sockrattes]

Kennt jemand schon dieses Video?

Datenschutzhinweis für Youtube

An dieser Stelle möchten wir Ihnen ein Youtube-Video zeigen. Ihre Daten zu schützen, liegt uns aber am Herzen: Youtube setzt durch das Einbinden und Abspielen Cookies auf ihrem Rechner, mit welchen sie eventuell getracked werden können. Wenn Sie dies zulassen möchten, klicken Sie einfach auf den Play-Button. Das Video wird anschließend geladen und danach abgespielt.

Youtube Videos ab jetzt direkt anzeigen

Video anzeigen

 

[z3r0.c0m]

Hallo @Veii,

ja klar, für mich kein Thema Hatte irgendwie schon ein Gefühl von Spamen, daher die PM.

Aber dann gerne nochmal hier:

Ich habe nochmal alles wie von dir vorgegeben konfiguriert und einen TM5 Test durchlaufen lassen. Einzig den FCLK habe ich wieder auf 2133 Mhz gesetzt. Ergebnis ist gut, also kein Fehler. Mit welchen Schritt mache ich jetzt weiter? Ich möchte nicht wieder zu viel auf einmal machen.

Danke vorab!

Gruß
Zero

 

[Wolf87]

@RedF Habe die Voltage Erklärungen von Veii in die aktuelle Ram OC Tabelle übernommen. Dann geht das Wissen im Post Verlauf nicht unter😉

 

[Bam_Bam]

@gimme7 Es geht auch 2167 bei mir

Schaut für mich schon ganz gut aus. Aber wie schon geschrieben leidet beim Wechsel von 2133 nach 2167 die Latez ein bischen. LinPack leidet auch um 3 GFlops...

Beitrag automatisch zusammengeführt: 12.01.2024

Zum Test ging auch ein Boot mit Aida Bench mit 6600/2167

 

[gimme7]

Kennt jemand schon dieses Video?

nach drei Minuten konnte ich nicht mehr. Ist ja furchtbar.

 

[LuxSkywalker]

ich stöbere ja auch in mehreren Foren und für AM5 hab ich da auch noch nicht wirklich was zu gefunden. Irgendwann wird es auch etwas overkill mit den dann möglichen Kombinationen.
Deine RTTs sehen interessant aus. Wie bist du da vorgegangen? Ich hab alles auf Auto gelassen bis auf eine einzige RTT Anpassung von Veii.

Einen interessanten Eintrag, ich glaube es war im allgemeinen AM5 Thread auf PCGH hab ich zur PocOdt gefunden. Da hat das herabsenken dieser einen deutlich messbaren Unterschied bei den FPS in Cyberpunk? bewirkt.

ich habe/hatte keine konkrete Vorgehensweise - sehe immer wieder mal ZenTimings Screenshots mit diversen Kombinationen, diese probiere ich dann stumpf aus

bei manchen Kombi's hatte ich "das Gefühl" wenn mein System unter Vollauslastung (Prime95) steht das alles sehr zäh geht wenn ich dann z.B. Programme öffne obwohl alles stabil war ^^

die aktuelle Kombo funktioniert in soweit sehr gut als das ich bei 6200MT/s meine erforderliche MEM VDD & VDDIO um 200mV senken konnte im gegensatz zu vorher

leider sind mir keine belastbaren Tests bekannt nach ich denen ich mich rantesten könnte - ausser halt die diversen Empfehlungen von @Veii

aktuell beisse ich mir die Zähne an 6400 aus - will eigtl. meine Timings/GDM etc für 6400 nicht großartig entspannen, leider kann ich damit nur booten aber selbst PyPrime friert im ersten Schritt schon ein ist also noch ein weiter Weg dahin...

 

[gimme7]

Ich bleib jetzt fürs Daily auf 6200/2067. 6400/2133 brauchte etwas loosere timings und ohne Kühlung geh ich nicht höher als 1.45v VDD.

Der CO ist auch bald ausgelotet. Läuft aktuell seit 36h mit deiner CC Feinschliff Config fehlerfrei. Ebenso mit jeweils 5h Prime Large FFT AVX und y-cruncher 1-7-0.
Den CC lass ich noch bis heute Abend laufen und danach wird es im Alltag getestet.

Hab mal 3DMark CPU Profile Benchmark laufen lassn und lande unter den Top 6% Weltweit und Nr49 in Deutschland. Das reicht mir

 

[Burns584]

Hallo Zusammen. Ich bin nun schon eine ganze Weile mit AM5 und Hynix-A unterwegs (2x 16GB, SR). Bei den Timings habe ich mich an den ein Dutzend Buildzoid YT-Videos orientiert.

Nun lese ich hier, dass tRAS 30 nicht möglich sei. tFAW könnte auch zu niedrig sein. Beides wird in den Buildzoid-Videos empfohlen. Mein System ist seit Tag 1 stabil und die AIDA64 Latenzen liegen trotz Kernisolierung und Speicherintegrität bei gut 58ns. Sollte ich hier noch Anpassungen vornehmen?

 

[Wolf87]

Im Startpost haben wir eine Tabelle die dir korrekte Werte bzw. Empfehlungen auspuckt. Die Buildzoid Timings sind nicht so optimal wie die in der Tabelle😉

Beitrag automatisch zusammengeführt: 13.01.2024

@Veii du hattest ja bereits uns schon erklärt dass man für single sided Ram bei den SD Werten 0 oder 1 einstellen kann ändert sich dass bei mehr als 2 Modulen. Also 4 Module jeweils single sided. Dann würde ich in der OC Tabelle das SD DD Thema etwas deutlicher machen.

Verbessert mbist das Training? Gilt deine Empfehlung noch interface based training in mbist is the fault
Change it to data-eye , DFE to 2
Pattern to PBRS , size to 6.
Aggressor to 1 and enabled

Dann würde ich nämlich auch noch paar Training Empfehlungen in die Tabelle aufnemen ein paar hattest du ja hier schon gepostet.

 

[Bam_Bam]

"SD/DD" ich denke bei 2 Modulen kannst du da eintragen was du willst. Da ändert sich eh nix da die Werte quasi ignoiert werden. So habe ich es jedenfalls verstanden. Oder liege ich falsch?

 

[Sockrattes]

MEM_VDD war bei mir das Problem. Benötige 1,45V+ und nicht nur 1,435V damit meine aktuellen Einstellungen funktionieren. Bei Reddit einen interessanten Beitrag gefunden bzgl. mangelhafter/lückenhafter Dokumentation seitens der Hersteller bzgl. DDR5 Speicher und daß anscheinend einige höhere MEM_VDD Spannungen als 1.45V benutzen (teilweise 1.9V!) ohne irgendwelche Probleme zu haben.
DDR5 ist ja nicht so lange auf dem Markt und Erfahrungen etwas rar.

https://www.reddit.com/r/overclocking/comments/15psex8/ddr5_overclocking_rules_help/

 

[z3r0.c0m]

Die letzten 2 Tage lief fast ausschließlich TM5... Einstellung für Einstellung habe ich mich nun vorgearbeitet.
An dieser Stelle nochmals vielen Dank an alle Unterstützer und auch diejenigen, die hier insgesamt so leidenschaftlich mitwirken. Ihr seid spitze

Aktuell habe ich folgenden Stand TM5-stabil erreicht.

Es gab wieder einige Erkenntnisse für mich:
tREFI bin ich auf 65528 gegangen, da ich davor immer thermische Fehler bekommen habe. Nach der Umstellung ist es gefühlt besser geworden.
Apropos Thermik: Bei meinen Riegeln war die magische Grenze tatsächlich 60 Grad, dann begannen die Fehler. Diese Grenze konnte ich aber etwas nach oben verlagern, indem ich etwas MEM VDD zugegeben habe. Ich habe auch ein extremes (unrealistisches) Szenario getestet (Gehäuselüfter aus, Graka unter Last gesetzt und somit alles aufgeheizt), aber selbst nach über 2 Stunden ycruncher bleiben die Riegel bei max. auf 60° und 62°.

Nun nochmal Fragen in die Runde:
1. Gibt es noch Optimierungspotenzial bei meinen aktuellen Settings? Ich habe mich relativ stark an die Berechnungstabelle gehalten bzw. an die Settings genutzt, die @Veii in verschiedenen Posts genannt hatte. tRC und tRP sind hier aber bereits am Limit... bei 35 bekomme ich sofort Fehler in TM5.
2. Welche y-cruncher Tests sind die, mit denen man den RAM am besten testen sollte? Ich habe bei y-cruncher bisher alle CPU-lastigen Tests (BKT, BBP, SFT) deaktiviert. Ist das auch richtig so?

Vielen Dank schon mal und allen einen schönen Abend ✌️

Gruß
Zero

 

[LuxSkywalker]

Nice! 6200CL28 hab ich hier auch noch nicht so häufig gesehen

kannst du mal einen PyPrime2.2 Rum durchlaufen lassen?

...und hast du mal länger Prime large FFT AVX probiert? nur TM5 - dazu noch 1usmus - ist m.e. nicht gerade sehr aussagekräftig

 

[Veii]

@Veii du hattest ja bereits uns schon erklärt dass man für single sided Ram bei den SD Werten 0 oder 1 einstellen kann ändert sich dass bei mehr als 2 Modulen. Also 4 Module jeweils single sided. Dann würde ich in der OC Tabelle das SD DD Thema etwas deutlicher machen.

Verbessert mbist das Training? Gilt deine Empfehlung noch interface based training in mbist is the fault
Change it to data-eye , DFE to 2
Pattern to PBRS , size to 6.
Aggressor to 1 and enabled

Dann würde ich nämlich auch noch paar Training Empfehlungen in die Tabelle aufnemen ein paar hattest du ja hier schon gepostet.

Am besten 0, aber wenn es nicht geht, 1
Wenn der Boardpartner das auch nicht erlaubt, Wert 4.

Die Art wie Memory Interleaved wird, ändert sich.

MBIST bedeutung

Memory Testing: MBIST, BIRA & BISR - Algorithms, Self Repair Mechanism

A promising solution : Memory BIST (Built-in Self-test), BIRA and BISR which adds test and repair circuitry to the memory and provides an acceptable yield. In the coming years, Moore’s law will be driven by memory technologies that focus on aggressive pitch scaling and higher transistor count.

www.einfochips.com

Training algo.

Ich kann nur hoffen Boardpartner hören auf mich und das Training Problem wäre behoben.
Es ist ein Bandaid fix gegen das Powerdown oder MemRestContex ~ AUS, no boot Problem.
Der fix basiert auf dem Problem dass Training nicht vollständig war und es Wakeup-ReTrain Probleme gab/gibt.
Bzw nur 1/5 Trainings korrekt waren. Das Interface based Training war verbuggt.

Ich kann nicht sagen ob man eine Lösung die letzten 7? Monate gefunden hatte.
AMD Nutzer haben ja nun Zugriff auf das Nitro Training Menü, somit kann ich hoffen dass HQ langsam eine Lösung gefunden hatte.
Oder es wenigstens Versucht , selbst wenn man mit langer Bootzeit zahlt.

1. Gibt es noch Optimierungspotenzial bei meinen aktuellen Settings?

tRRD_L 11 ~ tCCD_L
tRDRD_SC_L = tCCD_L (11) - BurstChop8 (8) + ODTEnDly 1. = 4 nicht 5
tWTR_L = tRRD_S*2
= tCCD_L_WR = tCDD_L*2
tWRWR_SC_L = tCCD_L_WR (22) - BC8 + 1 = 15

2. Welche y-cruncher Tests sind die, mit denen man den RAM am besten testen sollte?

Keine. Y-cruncher ist kein Memory-Clock test.
Alle tests 90min minimum.
45-90min aufgrund Laws-of-Physics.
Abseits Thermal-Equilibrium to room, ist auch Noise by High(A) Duration ~ eine variable.
Somit 90min minimum.

Apropos Thermik: Bei meinen Riegeln war die magische Grenze tatsächlich 60 Grad, dann begannen die Fehler.

Kommt nahe.
PMIC Temp + ~10-15° = IC Temp

RFC2 = >85°

Beitrag automatisch zusammengeführt: 14.01.2024

Aktuell habe ich folgenden Stand TM5-stabil erreicht.

Wenn ich es mit dem schlechten Ergebniss von mir vergleiche:

Dann stimmt bei dir etwas nicht.
1ns würde ich für GDM dazugeben.
2ns würde ich von meinen abziehen da RFC 30ns langsamer ist.
Und wieder 1ns abziehen da der 7950X schneller als ein 7900X ist.
Geben wir nochmal 1ns dazu da es 2133 vs 2167 FCLK ist , und FCLK throttle schwer erkennbar wird.

Dann bleiben wir als Ziel bei 55.7ns.
Aber eigentlich solltest du dich nahe 54ns bewegen.

54ns.
Spot on ! 🤭
Am copy fehlt nur minimal etwas~

Beitrag automatisch zusammengeführt: 14.01.2024

TM5 Update.
Funktioniert so wie es soll.
Bitte mit Admin Rechte ausführen.

---

Wenn jemand von euch sich die Arbeit machen möchte @RedF / @Wolf87
Optimal tWR Formula #12.639
WTR_A+ RTP + X (BC8)
Wie RAS (RCD+RTP+4) würde ich Buffers verwenden * damit AP Commands keine Halting-Condition erstellen.
RAS auf RCD+RTP erwartet kein AP. Das selbe mit RDWR min, immer etwas Buffer hinnein (+1).

Commands für ACT->ACT [RRD]
Und Wr-2-Read (to pre) [WTR]
Haben schon buffer dank den _DD's.

// * generell ist es besser alle Timings in deren optimalen Form zu rennen. Selbst wenn diese nun 1-2nCK langsamer sind, da AP nicht immer benötigt wird. // Reads entleeren nur 85-90% von den ICs nicht 100%.
// Das wären bei 6400MT/s nur .6ns langsamer. Die Chance durch halting-conditions dank dem Nutzer, ist weitaus höher. Die Chance dass das zu-niedrige Timing doppelt ausgeführt wird, ist höher.

Eventuell auch internal CPU-Host buffer, aber mein Vertrauen dazu ist recht Limitiert.
Uns fehlt weiterhin RFCpb sowie das erweiterte Powerdown und Clock halting.
AMD-HQ scheint mir persöhnlich noch leicht hinterher. Ich könnte falsch liegen, aber ich sehe was uns gezeigt wird.
tRP, tRC benehmen sich weiterhin im erzwungenen ABanks mode, nicht in dem PBanks mode. Auch mit der Mixed-Ref Methode.

 

[RedF]

---

Wenn jemand von euch sich die Arbeit machen möchte @RedF / @Wolf87
Optimal tWR Formula #12.639
WTR_A+ RTP + X (BC8)
Wie RAS (RCD+RTP+4) würde ich Buffers verwenden * damit AP Commands keine Halting-Condition erstellen.
RAS auf RCD+RTP erwartet kein AP. Das selbe mit RDWR min, immer etwas Buffer hinnein (+1).

Commands für ACT->ACT [RRD]
Und Wr-2-Read (to pre) [WTR]
Haben schon buffer dank den _DD's.

// * generell ist es besser alle Timings in deren optimalen Form zu rennen. Selbst wenn diese nun 1-2nCK langsamer sind, da AP nicht immer benötigt wird. // Reads entleeren nur 85-90% von den ICs nicht 100%.
// Das wären bei 6400MT/s nur .6ns langsamer. Die Chance durch halting-conditions dank dem Nutzer, ist weitaus höher. Die Chance dass das zu-niedrige Timing doppelt ausgeführt wird, ist höher.

Eventuell auch internal CPU-Host buffer, aber mein Vertrauen dazu ist recht Limitiert.
Uns fehlt weiterhin RFCpb sowie das erweiterte Powerdown und Clock halting.
AMD-HQ scheint mir persöhnlich noch leicht hinterher. Ich könnte falsch liegen, aber ich sehe was uns gezeigt wird.
tRP, tRC benehmen sich weiterhin im erzwungenen ABanks mode, nicht in dem PBanks mode. Auch mit der Mixed-Ref Methode.

Also tWR = RCD+RTP+4 ? Weil tWR_A nicht ausgelesen werden kann?

Beitrag automatisch zusammengeführt: 14.01.2024

Done.

 

[z3r0.c0m]

Nice! 6200CL28 hab ich hier auch noch nicht so häufig gesehen

kannst du mal einen PyPrime2.2 Rum durchlaufen lassen?

...und hast du mal länger Prime large FFT AVX probiert? nur TM5 - dazu noch 1usmus - ist m.e. nicht gerade sehr aussagekräftig

Ja genau das war der Grund meiner Frage. Wenn ich jetzt schon dabei bin, möchte ich auch Gewissheit haben, dass es stabil ist.

PyPrime 2.2 habe ich mal runtergeladen und getestet. Ist aber nur ein Benchmark, oder? Zumindest habe ich keine Einstellungen gefunden, diesen länger laufen zu lassen. Ergebnis hier:

Prime mit FFT AVX werde ich heute Nachmittag mal laufen lassen und berichten.

Gruß
Zero

 

[LuxSkywalker]

PyPrime ist nur ein Benchmark um auf Konsiszenz zu prüfen

sieht bei dir aber auch sehr gut aus - weniger als 20ms Varianz

 

[Wolf87]

Komme mit gleichem cpu auf 9.256 im Durchschnitt ich denke dein IF geht in die Fehlercorrektur. versuch mal 2067. Sisoftsandra interthreadtest ist zum ausloten auch noch ein test um die core latency zu messen

 

[criticalx]

TM5 Update.
Funktioniert so wie es soll.
Bitte mit Admin Rechte ausführen.

nun mit @SerJ anstatt @1usmus_v3 testen?

 

[z3r0.c0m]

tRRD_L 11 ~ tCCD_L
tRDRD_SC_L = tCCD_L (11) - BurstChop8 (8) + ODTEnDly 1. = 4 nicht 5
tWTR_L = tRRD_S*2
= tCCD_L_WR = tCDD_L*2
tWRWR_SC_L = tCCD_L_WR (22) - BC8 + 1 = 15

Hallo Veii,

bei TRDRD_SCL 4 bootet der PC nicht. Um dieser Formel gerecht zu werden, würde ich dann rückrechnen, geht das?
Also tRRD_L auf 12. Oder stelle ich mir das zu einfach vor?

Gruß
Zero

 

[Gr3yh0und]

Hallo Veii,

bei TRDRD_SCL 4 bootet der PC nicht. Um dieser Formel gerecht zu werden, würde ich dann rückrechnen, geht das?
Also tRRD_L auf 12. Oder stelle ich mir das zu einfach vor?

Gruß
Zero

Ja genau, so verstehe ich das auch. Wenn du RDRDSCL auf 5 benötigst (ich brauche gerade bei 8000 RSCL 8 als min.), heißt das, dass du tRRD von 11 -> 12 erhöhen musst und zumindest nach dem Excel WRWRSCL auf 17 wäre, da nach der Rechnung ja alles drei voneinander abhängig ist.

 

[z3r0.c0m]

Komme mit gleichem cpu auf 9.256 im Durchschnitt ich denke dein IF geht in die Fehlercorrektur. versuch mal 2067. Sisoftsandra interthreadtest ist zum ausloten auch noch ein test um die core latency zu messen

Ich bin jetzt mal auf 2067 runter und habe da ein ähnliches Ergebnis. Kann das als Bestätigung gesehen werden, dass die Fehlerkorrektur beim IF aktuv war?
Welche Spannung müsste ich erhöhen, um gezielt den IF stabiler zu machen?

Interthread Test habe ich auch mal gemacht. Aber ich kann den leider garnicht deuten

SiSoftware Sandra

Benchmarkresultate
Allgemeine Inter-Thread-Bandbreite : 219.76GB/s
Ergebnisse : Höhere Werte sind besser.
Base 2 Ergebnis Multiplikatoren : 1GB(/s) = 1024MB(/s), 1MB(/s) = 1024kB(/s), 1kB(/s) = 1024 bytes(/s), usw.

Benchmarkresultate
Durchschnittliche Inter-Thread-Latenz : 39.4ns (8.0ns - 61.2ns)
Latenz zwischen Threads (gleicher Kern) : 8.3ns
Latenz zwischen Kernen (dasselbe Modul) : 17.9ns
Latenz zwischen Modulen (gleiches Paket) : 60.1ns
Ergebnisse : Geringere Werte sind besser.
Base 10 Ergebnis Multiplikatoren : 1s = 1000ms, 1ms = 1000µs, 1µs = 1000ns, usw.

Leistung pro Thread
Allgemeine Inter-Thread-Bandbreite : 6.87GB/s
Threadanzahl : 32
Ergebnisse : Höhere Werte sind besser.
Base 2 Ergebnis Multiplikatoren : 1GB(/s) = 1024MB(/s), 1MB(/s) = 1024kB(/s), 1kB(/s) = 1024 bytes(/s), usw.

Gegenüberstellung Leistung und Energieverbrauch
Prozessorleistung : 170.00W
Allgemeine Inter-Thread-Bandbreite : 1323.72MB/s/W
Ergebnisse : Höhere Werte sind besser.
Durchschnittliche Inter-Thread-Latenz : 2.32ns/W
Ergebnisse : Geringere Werte sind besser.

Gegenüberstellung Kapazität zu Leistung
Cachegröße gesamt : 484.89kB/W
Ergebnisse : Höhere Werte sind besser.

Gegenüberstellung Leistung und Geschwindigkeit
Allgemeine Inter-Thread-Bandbreite : 40.18MB/s/MHz
Ergebnisse : Höhere Werte sind besser.
Durchschnittliche Inter-Thread-Latenz : 0.07ns/MHz
Ergebnisse : Geringere Werte sind besser.

Benchmarkabbruch
Prozessorähnlichkeit : U0-U1 U2-U3 U4-U5 U6-U7 U8-U9 U10-U11 U12-U13 U14-U15 U16-U17 U18-U19 U20-U21 U22-U23 U24-U25 U26-U27 U28-U29 U30-U31
U0-M0C0T0 <> U2-M0C1T0 Latenzzeit Daten : 18.4ns
U0-M0C0T0 <> U4-M0C2T0 Latenzzeit Daten : 18.2ns
U0-M0C0T0 <> U6-M0C3T0 Latenzzeit Daten : 18.3ns
U0-M0C0T0 <> U8-M0C4T0 Latenzzeit Daten : 18.1ns
U0-M0C0T0 <> U10-M0C5T0 Latenzzeit Daten : 18.3ns
U0-M0C0T0 <> U12-M0C6T0 Latenzzeit Daten : 18.1ns
U0-M0C0T0 <> U14-M0C7T0 Latenzzeit Daten : 18.2ns
U0-M0C0T0 <> U16-M1C0T0 Latenzzeit Daten : 60.7ns
U0-M0C0T0 <> U18-M1C1T0 Latenzzeit Daten : 60.2ns
U0-M0C0T0 <> U20-M1C2T0 Latenzzeit Daten : 60.6ns
U0-M0C0T0 <> U22-M1C3T0 Latenzzeit Daten : 60.5ns
U0-M0C0T0 <> U24-M1C4T0 Latenzzeit Daten : 60.7ns
U0-M0C0T0 <> U26-M1C5T0 Latenzzeit Daten : 60.7ns
U0-M0C0T0 <> U28-M1C6T0 Latenzzeit Daten : 60.8ns
U0-M0C0T0 <> U30-M1C7T0 Latenzzeit Daten : 60.8ns
U0-M0C0T0 <> U1-M0C0T1 Latenzzeit Daten : 8.3ns
U0-M0C0T0 <> U3-M0C1T1 Latenzzeit Daten : 18.4ns
U0-M0C0T0 <> U5-M0C2T1 Latenzzeit Daten : 18.2ns
U0-M0C0T0 <> U7-M0C3T1 Latenzzeit Daten : 18.3ns
U0-M0C0T0 <> U9-M0C4T1 Latenzzeit Daten : 18.1ns
U0-M0C0T0 <> U11-M0C5T1 Latenzzeit Daten : 18.4ns
U0-M0C0T0 <> U13-M0C6T1 Latenzzeit Daten : 18.0ns
U0-M0C0T0 <> U15-M0C7T1 Latenzzeit Daten : 18.2ns
U0-M0C0T0 <> U17-M1C0T1 Latenzzeit Daten : 60.8ns
U0-M0C0T0 <> U19-M1C1T1 Latenzzeit Daten : 60.2ns
U0-M0C0T0 <> U21-M1C2T1 Latenzzeit Daten : 60.7ns
U0-M0C0T0 <> U23-M1C3T1 Latenzzeit Daten : 60.6ns
U0-M0C0T0 <> U25-M1C4T1 Latenzzeit Daten : 60.5ns
U0-M0C0T0 <> U27-M1C5T1 Latenzzeit Daten : 60.8ns
U0-M0C0T0 <> U29-M1C6T1 Latenzzeit Daten : 60.9ns
U0-M0C0T0 <> U31-M1C7T1 Latenzzeit Daten : 60.8ns
U2-M0C1T0 <> U4-M0C2T0 Latenzzeit Daten : 18.2ns
U2-M0C1T0 <> U6-M0C3T0 Latenzzeit Daten : 17.2ns
U2-M0C1T0 <> U8-M0C4T0 Latenzzeit Daten : 18.2ns
U2-M0C1T0 <> U10-M0C5T0 Latenzzeit Daten : 17.4ns
U2-M0C1T0 <> U12-M0C6T0 Latenzzeit Daten : 18.2ns
U2-M0C1T0 <> U14-M0C7T0 Latenzzeit Daten : 17.7ns
U2-M0C1T0 <> U16-M1C0T0 Latenzzeit Daten : 60.0ns
U2-M0C1T0 <> U18-M1C1T0 Latenzzeit Daten : 59.9ns
U2-M0C1T0 <> U20-M1C2T0 Latenzzeit Daten : 60.1ns
U2-M0C1T0 <> U22-M1C3T0 Latenzzeit Daten : 60.4ns
U2-M0C1T0 <> U24-M1C4T0 Latenzzeit Daten : 60.2ns
U2-M0C1T0 <> U26-M1C5T0 Latenzzeit Daten : 60.4ns
U2-M0C1T0 <> U28-M1C6T0 Latenzzeit Daten : 60.4ns
U2-M0C1T0 <> U30-M1C7T0 Latenzzeit Daten : 60.2ns
U2-M0C1T0 <> U1-M0C0T1 Latenzzeit Daten : 18.2ns
U2-M0C1T0 <> U3-M0C1T1 Latenzzeit Daten : 8.4ns
U2-M0C1T0 <> U5-M0C2T1 Latenzzeit Daten : 18.2ns
U2-M0C1T0 <> U7-M0C3T1 Latenzzeit Daten : 17.1ns
U2-M0C1T0 <> U9-M0C4T1 Latenzzeit Daten : 18.2ns
U2-M0C1T0 <> U11-M0C5T1 Latenzzeit Daten : 17.3ns
U2-M0C1T0 <> U13-M0C6T1 Latenzzeit Daten : 18.2ns
U2-M0C1T0 <> U15-M0C7T1 Latenzzeit Daten : 17.6ns
U2-M0C1T0 <> U17-M1C0T1 Latenzzeit Daten : 60.1ns
U2-M0C1T0 <> U19-M1C1T1 Latenzzeit Daten : 59.9ns
U2-M0C1T0 <> U21-M1C2T1 Latenzzeit Daten : 60.1ns
U2-M0C1T0 <> U23-M1C3T1 Latenzzeit Daten : 60.4ns
U2-M0C1T0 <> U25-M1C4T1 Latenzzeit Daten : 60.1ns
U2-M0C1T0 <> U27-M1C5T1 Latenzzeit Daten : 60.3ns
U2-M0C1T0 <> U29-M1C6T1 Latenzzeit Daten : 60.5ns
U2-M0C1T0 <> U31-M1C7T1 Latenzzeit Daten : 60.2ns
U4-M0C2T0 <> U6-M0C3T0 Latenzzeit Daten : 18.2ns
U4-M0C2T0 <> U8-M0C4T0 Latenzzeit Daten : 17.4ns
U4-M0C2T0 <> U10-M0C5T0 Latenzzeit Daten : 18.2ns
U4-M0C2T0 <> U12-M0C6T0 Latenzzeit Daten : 17.4ns
U4-M0C2T0 <> U14-M0C7T0 Latenzzeit Daten : 18.0ns
U4-M0C2T0 <> U16-M1C0T0 Latenzzeit Daten : 59.9ns
U4-M0C2T0 <> U18-M1C1T0 Latenzzeit Daten : 59.9ns
U4-M0C2T0 <> U20-M1C2T0 Latenzzeit Daten : 59.9ns
U4-M0C2T0 <> U22-M1C3T0 Latenzzeit Daten : 60.5ns
U4-M0C2T0 <> U24-M1C4T0 Latenzzeit Daten : 60.2ns
U4-M0C2T0 <> U26-M1C5T0 Latenzzeit Daten : 60.5ns
U4-M0C2T0 <> U28-M1C6T0 Latenzzeit Daten : 60.7ns
U4-M0C2T0 <> U30-M1C7T0 Latenzzeit Daten : 60.4ns
U4-M0C2T0 <> U1-M0C0T1 Latenzzeit Daten : 17.9ns
U4-M0C2T0 <> U3-M0C1T1 Latenzzeit Daten : 18.2ns
U4-M0C2T0 <> U5-M0C2T1 Latenzzeit Daten : 8.3ns
U4-M0C2T0 <> U7-M0C3T1 Latenzzeit Daten : 18.1ns
U4-M0C2T0 <> U9-M0C4T1 Latenzzeit Daten : 17.4ns
U4-M0C2T0 <> U11-M0C5T1 Latenzzeit Daten : 18.2ns
U4-M0C2T0 <> U13-M0C6T1 Latenzzeit Daten : 17.4ns
U4-M0C2T0 <> U15-M0C7T1 Latenzzeit Daten : 18.0ns
U4-M0C2T0 <> U17-M1C0T1 Latenzzeit Daten : 59.8ns
U4-M0C2T0 <> U19-M1C1T1 Latenzzeit Daten : 59.8ns
U4-M0C2T0 <> U21-M1C2T1 Latenzzeit Daten : 60.0ns
U4-M0C2T0 <> U23-M1C3T1 Latenzzeit Daten : 60.5ns
U4-M0C2T0 <> U25-M1C4T1 Latenzzeit Daten : 60.3ns
U4-M0C2T0 <> U27-M1C5T1 Latenzzeit Daten : 60.8ns
U4-M0C2T0 <> U29-M1C6T1 Latenzzeit Daten : 60.7ns
U4-M0C2T0 <> U31-M1C7T1 Latenzzeit Daten : 60.4ns
U6-M0C3T0 <> U8-M0C4T0 Latenzzeit Daten : 18.1ns
U6-M0C3T0 <> U10-M0C5T0 Latenzzeit Daten : 17.0ns
U6-M0C3T0 <> U12-M0C6T0 Latenzzeit Daten : 17.9ns
U6-M0C3T0 <> U14-M0C7T0 Latenzzeit Daten : 17.6ns
U6-M0C3T0 <> U16-M1C0T0 Latenzzeit Daten : 59.8ns
U6-M0C3T0 <> U18-M1C1T0 Latenzzeit Daten : 60.1ns
U6-M0C3T0 <> U20-M1C2T0 Latenzzeit Daten : 60.1ns
U6-M0C3T0 <> U22-M1C3T0 Latenzzeit Daten : 60.1ns
U6-M0C3T0 <> U24-M1C4T0 Latenzzeit Daten : 60.2ns
U6-M0C3T0 <> U26-M1C5T0 Latenzzeit Daten : 59.9ns
U6-M0C3T0 <> U28-M1C6T0 Latenzzeit Daten : 60.1ns
U6-M0C3T0 <> U30-M1C7T0 Latenzzeit Daten : 60.1ns
U6-M0C3T0 <> U1-M0C0T1 Latenzzeit Daten : 18.1ns
U6-M0C3T0 <> U3-M0C1T1 Latenzzeit Daten : 17.1ns
U6-M0C3T0 <> U5-M0C2T1 Latenzzeit Daten : 18.2ns
U6-M0C3T0 <> U7-M0C3T1 Latenzzeit Daten : 8.2ns
U6-M0C3T0 <> U9-M0C4T1 Latenzzeit Daten : 18.1ns
U6-M0C3T0 <> U11-M0C5T1 Latenzzeit Daten : 17.1ns
U6-M0C3T0 <> U13-M0C6T1 Latenzzeit Daten : 17.9ns
U6-M0C3T0 <> U15-M0C7T1 Latenzzeit Daten : 17.6ns
U6-M0C3T0 <> U17-M1C0T1 Latenzzeit Daten : 59.8ns
U6-M0C3T0 <> U19-M1C1T1 Latenzzeit Daten : 60.0ns
U6-M0C3T0 <> U21-M1C2T1 Latenzzeit Daten : 60.3ns
U6-M0C3T0 <> U23-M1C3T1 Latenzzeit Daten : 60.1ns
U6-M0C3T0 <> U25-M1C4T1 Latenzzeit Daten : 60.2ns
U6-M0C3T0 <> U27-M1C5T1 Latenzzeit Daten : 59.9ns
U6-M0C3T0 <> U29-M1C6T1 Latenzzeit Daten : 60.1ns
U6-M0C3T0 <> U31-M1C7T1 Latenzzeit Daten : 60.1ns
U8-M0C4T0 <> U10-M0C5T0 Latenzzeit Daten : 17.9ns
U8-M0C4T0 <> U12-M0C6T0 Latenzzeit Daten : 16.9ns
U8-M0C4T0 <> U14-M0C7T0 Latenzzeit Daten : 17.8ns
U8-M0C4T0 <> U16-M1C0T0 Latenzzeit Daten : 60.2ns
U8-M0C4T0 <> U18-M1C1T0 Latenzzeit Daten : 60.0ns
U8-M0C4T0 <> U20-M1C2T0 Latenzzeit Daten : 60.2ns
U8-M0C4T0 <> U22-M1C3T0 Latenzzeit Daten : 60.2ns
U8-M0C4T0 <> U24-M1C4T0 Latenzzeit Daten : 60.2ns
U8-M0C4T0 <> U26-M1C5T0 Latenzzeit Daten : 60.2ns
U8-M0C4T0 <> U28-M1C6T0 Latenzzeit Daten : 60.4ns
U8-M0C4T0 <> U30-M1C7T0 Latenzzeit Daten : 60.3ns
U8-M0C4T0 <> U1-M0C0T1 Latenzzeit Daten : 17.9ns
U8-M0C4T0 <> U3-M0C1T1 Latenzzeit Daten : 18.2ns
U8-M0C4T0 <> U5-M0C2T1 Latenzzeit Daten : 17.4ns
U8-M0C4T0 <> U7-M0C3T1 Latenzzeit Daten : 18.2ns
U8-M0C4T0 <> U9-M0C4T1 Latenzzeit Daten : 8.4ns
U8-M0C4T0 <> U11-M0C5T1 Latenzzeit Daten : 17.9ns
U8-M0C4T0 <> U13-M0C6T1 Latenzzeit Daten : 16.9ns
U8-M0C4T0 <> U15-M0C7T1 Latenzzeit Daten : 17.8ns
U8-M0C4T0 <> U17-M1C0T1 Latenzzeit Daten : 60.0ns
U8-M0C4T0 <> U19-M1C1T1 Latenzzeit Daten : 60.0ns
U8-M0C4T0 <> U21-M1C2T1 Latenzzeit Daten : 60.4ns
U8-M0C4T0 <> U23-M1C3T1 Latenzzeit Daten : 60.2ns
U8-M0C4T0 <> U25-M1C4T1 Latenzzeit Daten : 60.1ns
U8-M0C4T0 <> U27-M1C5T1 Latenzzeit Daten : 60.1ns
U8-M0C4T0 <> U29-M1C6T1 Latenzzeit Daten : 60.4ns
U8-M0C4T0 <> U31-M1C7T1 Latenzzeit Daten : 60.3ns
U10-M0C5T0 <> U12-M0C6T0 Latenzzeit Daten : 17.8ns
U10-M0C5T0 <> U14-M0C7T0 Latenzzeit Daten : 17.4ns
U10-M0C5T0 <> U16-M1C0T0 Latenzzeit Daten : 60.0ns
U10-M0C5T0 <> U18-M1C1T0 Latenzzeit Daten : 59.9ns
U10-M0C5T0 <> U20-M1C2T0 Latenzzeit Daten : 60.2ns
U10-M0C5T0 <> U22-M1C3T0 Latenzzeit Daten : 59.9ns
U10-M0C5T0 <> U24-M1C4T0 Latenzzeit Daten : 60.2ns
U10-M0C5T0 <> U26-M1C5T0 Latenzzeit Daten : 59.9ns
U10-M0C5T0 <> U28-M1C6T0 Latenzzeit Daten : 60.3ns
U10-M0C5T0 <> U30-M1C7T0 Latenzzeit Daten : 60.3ns
U10-M0C5T0 <> U1-M0C0T1 Latenzzeit Daten : 18.3ns
U10-M0C5T0 <> U3-M0C1T1 Latenzzeit Daten : 17.3ns
U10-M0C5T0 <> U5-M0C2T1 Latenzzeit Daten : 18.2ns
U10-M0C5T0 <> U7-M0C3T1 Latenzzeit Daten : 17.1ns
U10-M0C5T0 <> U9-M0C4T1 Latenzzeit Daten : 17.9ns
U10-M0C5T0 <> U11-M0C5T1 Latenzzeit Daten : 8.5ns
U10-M0C5T0 <> U13-M0C6T1 Latenzzeit Daten : 17.8ns
U10-M0C5T0 <> U15-M0C7T1 Latenzzeit Daten : 17.4ns
U10-M0C5T0 <> U17-M1C0T1 Latenzzeit Daten : 60.0ns
U10-M0C5T0 <> U19-M1C1T1 Latenzzeit Daten : 59.8ns
U10-M0C5T0 <> U21-M1C2T1 Latenzzeit Daten : 60.2ns
U10-M0C5T0 <> U23-M1C3T1 Latenzzeit Daten : 60.0ns
U10-M0C5T0 <> U25-M1C4T1 Latenzzeit Daten : 60.1ns
U10-M0C5T0 <> U27-M1C5T1 Latenzzeit Daten : 60.0ns
U10-M0C5T0 <> U29-M1C6T1 Latenzzeit Daten : 60.2ns
U10-M0C5T0 <> U31-M1C7T1 Latenzzeit Daten : 59.9ns
U12-M0C6T0 <> U14-M0C7T0 Latenzzeit Daten : 17.7ns
U12-M0C6T0 <> U16-M1C0T0 Latenzzeit Daten : 59.9ns
U12-M0C6T0 <> U18-M1C1T0 Latenzzeit Daten : 59.8ns
U12-M0C6T0 <> U20-M1C2T0 Latenzzeit Daten : 60.2ns
U12-M0C6T0 <> U22-M1C3T0 Latenzzeit Daten : 60.1ns
U12-M0C6T0 <> U24-M1C4T0 Latenzzeit Daten : 60.1ns
U12-M0C6T0 <> U26-M1C5T0 Latenzzeit Daten : 60.0ns
U12-M0C6T0 <> U28-M1C6T0 Latenzzeit Daten : 60.2ns
U12-M0C6T0 <> U30-M1C7T0 Latenzzeit Daten : 60.1ns
U12-M0C6T0 <> U1-M0C0T1 Latenzzeit Daten : 17.9ns
U12-M0C6T0 <> U3-M0C1T1 Latenzzeit Daten : 18.2ns
U12-M0C6T0 <> U5-M0C2T1 Latenzzeit Daten : 17.4ns
U12-M0C6T0 <> U7-M0C3T1 Latenzzeit Daten : 17.9ns
U12-M0C6T0 <> U9-M0C4T1 Latenzzeit Daten : 17.0ns
U12-M0C6T0 <> U11-M0C5T1 Latenzzeit Daten : 17.7ns
U12-M0C6T0 <> U13-M0C6T1 Latenzzeit Daten : 8.4ns
U12-M0C6T0 <> U15-M0C7T1 Latenzzeit Daten : 17.7ns
U12-M0C6T0 <> U17-M1C0T1 Latenzzeit Daten : 59.9ns
U12-M0C6T0 <> U19-M1C1T1 Latenzzeit Daten : 59.8ns
U12-M0C6T0 <> U21-M1C2T1 Latenzzeit Daten : 60.1ns
U12-M0C6T0 <> U23-M1C3T1 Latenzzeit Daten : 60.1ns
U12-M0C6T0 <> U25-M1C4T1 Latenzzeit Daten : 60.1ns
U12-M0C6T0 <> U27-M1C5T1 Latenzzeit Daten : 60.0ns
U12-M0C6T0 <> U29-M1C6T1 Latenzzeit Daten : 60.2ns
U12-M0C6T0 <> U31-M1C7T1 Latenzzeit Daten : 60.1ns
U14-M0C7T0 <> U16-M1C0T0 Latenzzeit Daten : 59.5ns
U14-M0C7T0 <> U18-M1C1T0 Latenzzeit Daten : 59.9ns
U14-M0C7T0 <> U20-M1C2T0 Latenzzeit Daten : 59.9ns
U14-M0C7T0 <> U22-M1C3T0 Latenzzeit Daten : 59.6ns
U14-M0C7T0 <> U24-M1C4T0 Latenzzeit Daten : 60.1ns
U14-M0C7T0 <> U26-M1C5T0 Latenzzeit Daten : 59.6ns
U14-M0C7T0 <> U28-M1C6T0 Latenzzeit Daten : 59.9ns
U14-M0C7T0 <> U30-M1C7T0 Latenzzeit Daten : 59.7ns
U14-M0C7T0 <> U1-M0C0T1 Latenzzeit Daten : 18.2ns
U14-M0C7T0 <> U3-M0C1T1 Latenzzeit Daten : 17.8ns
U14-M0C7T0 <> U5-M0C2T1 Latenzzeit Daten : 18.0ns
U14-M0C7T0 <> U7-M0C3T1 Latenzzeit Daten : 17.5ns
U14-M0C7T0 <> U9-M0C4T1 Latenzzeit Daten : 17.7ns
U14-M0C7T0 <> U11-M0C5T1 Latenzzeit Daten : 17.4ns
U14-M0C7T0 <> U13-M0C6T1 Latenzzeit Daten : 17.7ns
U14-M0C7T0 <> U15-M0C7T1 Latenzzeit Daten : 8.5ns
U14-M0C7T0 <> U17-M1C0T1 Latenzzeit Daten : 59.5ns
U14-M0C7T0 <> U19-M1C1T1 Latenzzeit Daten : 59.9ns
U14-M0C7T0 <> U21-M1C2T1 Latenzzeit Daten : 59.9ns
U14-M0C7T0 <> U23-M1C3T1 Latenzzeit Daten : 59.6ns
U14-M0C7T0 <> U25-M1C4T1 Latenzzeit Daten : 60.1ns
U14-M0C7T0 <> U27-M1C5T1 Latenzzeit Daten : 59.6ns
U14-M0C7T0 <> U29-M1C6T1 Latenzzeit Daten : 59.9ns
U14-M0C7T0 <> U31-M1C7T1 Latenzzeit Daten : 59.6ns
U16-M1C0T0 <> U18-M1C1T0 Latenzzeit Daten : 18.2ns
U16-M1C0T0 <> U20-M1C2T0 Latenzzeit Daten : 18.1ns
U16-M1C0T0 <> U22-M1C3T0 Latenzzeit Daten : 18.1ns
U16-M1C0T0 <> U24-M1C4T0 Latenzzeit Daten : 18.0ns
U16-M1C0T0 <> U26-M1C5T0 Latenzzeit Daten : 18.2ns
U16-M1C0T0 <> U28-M1C6T0 Latenzzeit Daten : 17.9ns
U16-M1C0T0 <> U30-M1C7T0 Latenzzeit Daten : 18.0ns
U16-M1C0T0 <> U1-M0C0T1 Latenzzeit Daten : 60.9ns
U16-M1C0T0 <> U3-M0C1T1 Latenzzeit Daten : 60.6ns
U16-M1C0T0 <> U5-M0C2T1 Latenzzeit Daten : 61.2ns
U16-M1C0T0 <> U7-M0C3T1 Latenzzeit Daten : 60.4ns
U16-M1C0T0 <> U9-M0C4T1 Latenzzeit Daten : 60.8ns
U16-M1C0T0 <> U11-M0C5T1 Latenzzeit Daten : 60.5ns
U16-M1C0T0 <> U13-M0C6T1 Latenzzeit Daten : 60.6ns
U16-M1C0T0 <> U15-M0C7T1 Latenzzeit Daten : 60.3ns
U16-M1C0T0 <> U17-M1C0T1 Latenzzeit Daten : 8.3ns
U16-M1C0T0 <> U19-M1C1T1 Latenzzeit Daten : 18.2ns
U16-M1C0T0 <> U21-M1C2T1 Latenzzeit Daten : 18.1ns
U16-M1C0T0 <> U23-M1C3T1 Latenzzeit Daten : 18.1ns
U16-M1C0T0 <> U25-M1C4T1 Latenzzeit Daten : 18.0ns
U16-M1C0T0 <> U27-M1C5T1 Latenzzeit Daten : 18.2ns
U16-M1C0T0 <> U29-M1C6T1 Latenzzeit Daten : 17.9ns
U16-M1C0T0 <> U31-M1C7T1 Latenzzeit Daten : 18.0ns
U18-M1C1T0 <> U20-M1C2T0 Latenzzeit Daten : 18.1ns
U18-M1C1T0 <> U22-M1C3T0 Latenzzeit Daten : 17.4ns
U18-M1C1T0 <> U24-M1C4T0 Latenzzeit Daten : 18.1ns
U18-M1C1T0 <> U26-M1C5T0 Latenzzeit Daten : 17.3ns
U18-M1C1T0 <> U28-M1C6T0 Latenzzeit Daten : 18.2ns
U18-M1C1T0 <> U30-M1C7T0 Latenzzeit Daten : 17.6ns
U18-M1C1T0 <> U1-M0C0T1 Latenzzeit Daten : 60.7ns
U18-M1C1T0 <> U3-M0C1T1 Latenzzeit Daten : 60.1ns
U18-M1C1T0 <> U5-M0C2T1 Latenzzeit Daten : 60.4ns
U18-M1C1T0 <> U7-M0C3T1 Latenzzeit Daten : 59.9ns
U18-M1C1T0 <> U9-M0C4T1 Latenzzeit Daten : 60.2ns
U18-M1C1T0 <> U11-M0C5T1 Latenzzeit Daten : 59.5ns
U18-M1C1T0 <> U13-M0C6T1 Latenzzeit Daten : 59.7ns
U18-M1C1T0 <> U15-M0C7T1 Latenzzeit Daten : 60.2ns
U18-M1C1T0 <> U17-M1C0T1 Latenzzeit Daten : 18.2ns
U18-M1C1T0 <> U19-M1C1T1 Latenzzeit Daten : 8.1ns
U18-M1C1T0 <> U21-M1C2T1 Latenzzeit Daten : 18.1ns
U18-M1C1T0 <> U23-M1C3T1 Latenzzeit Daten : 17.9ns
U18-M1C1T0 <> U25-M1C4T1 Latenzzeit Daten : 18.1ns
U18-M1C1T0 <> U27-M1C5T1 Latenzzeit Daten : 17.2ns
U18-M1C1T0 <> U29-M1C6T1 Latenzzeit Daten : 18.1ns
U18-M1C1T0 <> U31-M1C7T1 Latenzzeit Daten : 17.6ns
U20-M1C2T0 <> U22-M1C3T0 Latenzzeit Daten : 18.2ns
U20-M1C2T0 <> U24-M1C4T0 Latenzzeit Daten : 17.4ns
U20-M1C2T0 <> U26-M1C5T0 Latenzzeit Daten : 18.2ns
U20-M1C2T0 <> U28-M1C6T0 Latenzzeit Daten : 17.4ns
U20-M1C2T0 <> U30-M1C7T0 Latenzzeit Daten : 18.0ns
U20-M1C2T0 <> U1-M0C0T1 Latenzzeit Daten : 60.6ns
U20-M1C2T0 <> U3-M0C1T1 Latenzzeit Daten : 60.4ns
U20-M1C2T0 <> U5-M0C2T1 Latenzzeit Daten : 60.5ns
U20-M1C2T0 <> U7-M0C3T1 Latenzzeit Daten : 60.0ns
U20-M1C2T0 <> U9-M0C4T1 Latenzzeit Daten : 60.7ns
U20-M1C2T0 <> U11-M0C5T1 Latenzzeit Daten : 59.9ns
U20-M1C2T0 <> U13-M0C6T1 Latenzzeit Daten : 60.2ns
U20-M1C2T0 <> U15-M0C7T1 Latenzzeit Daten : 60.2ns
U20-M1C2T0 <> U17-M1C0T1 Latenzzeit Daten : 17.9ns
U20-M1C2T0 <> U19-M1C1T1 Latenzzeit Daten : 18.1ns
U20-M1C2T0 <> U21-M1C2T1 Latenzzeit Daten : 8.4ns
U20-M1C2T0 <> U23-M1C3T1 Latenzzeit Daten : 18.1ns
U20-M1C2T0 <> U25-M1C4T1 Latenzzeit Daten : 17.4ns
U20-M1C2T0 <> U27-M1C5T1 Latenzzeit Daten : 18.1ns
U20-M1C2T0 <> U29-M1C6T1 Latenzzeit Daten : 17.3ns
U20-M1C2T0 <> U31-M1C7T1 Latenzzeit Daten : 18.0ns
U22-M1C3T0 <> U24-M1C4T0 Latenzzeit Daten : 18.4ns
U22-M1C3T0 <> U26-M1C5T0 Latenzzeit Daten : 17.0ns
U22-M1C3T0 <> U28-M1C6T0 Latenzzeit Daten : 19.1ns
U22-M1C3T0 <> U30-M1C7T0 Latenzzeit Daten : 17.8ns
U22-M1C3T0 <> U1-M0C0T1 Latenzzeit Daten : 60.2ns
U22-M1C3T0 <> U3-M0C1T1 Latenzzeit Daten : 60.0ns
U22-M1C3T0 <> U5-M0C2T1 Latenzzeit Daten : 60.1ns
U22-M1C3T0 <> U7-M0C3T1 Latenzzeit Daten : 60.0ns
U22-M1C3T0 <> U9-M0C4T1 Latenzzeit Daten : 59.9ns
U22-M1C3T0 <> U11-M0C5T1 Latenzzeit Daten : 59.9ns
U22-M1C3T0 <> U13-M0C6T1 Latenzzeit Daten : 59.9ns
U22-M1C3T0 <> U15-M0C7T1 Latenzzeit Daten : 59.9ns
U22-M1C3T0 <> U17-M1C0T1 Latenzzeit Daten : 18.0ns
U22-M1C3T0 <> U19-M1C1T1 Latenzzeit Daten : 18.1ns
U22-M1C3T0 <> U21-M1C2T1 Latenzzeit Daten : 19.2ns
U22-M1C3T0 <> U23-M1C3T1 Latenzzeit Daten : 8.2ns
U22-M1C3T0 <> U25-M1C4T1 Latenzzeit Daten : 19.7ns
U22-M1C3T0 <> U27-M1C5T1 Latenzzeit Daten : 16.8ns
U22-M1C3T0 <> U29-M1C6T1 Latenzzeit Daten : 19.1ns
U22-M1C3T0 <> U31-M1C7T1 Latenzzeit Daten : 18.0ns
U24-M1C4T0 <> U26-M1C5T0 Latenzzeit Daten : 17.9ns
U24-M1C4T0 <> U28-M1C6T0 Latenzzeit Daten : 16.9ns
U24-M1C4T0 <> U30-M1C7T0 Latenzzeit Daten : 17.8ns
U24-M1C4T0 <> U1-M0C0T1 Latenzzeit Daten : 60.6ns
U24-M1C4T0 <> U3-M0C1T1 Latenzzeit Daten : 60.2ns
U24-M1C4T0 <> U5-M0C2T1 Latenzzeit Daten : 60.4ns
U24-M1C4T0 <> U7-M0C3T1 Latenzzeit Daten : 60.0ns
U24-M1C4T0 <> U9-M0C4T1 Latenzzeit Daten : 60.0ns
U24-M1C4T0 <> U11-M0C5T1 Latenzzeit Daten : 60.1ns
U24-M1C4T0 <> U13-M0C6T1 Latenzzeit Daten : 59.8ns
U24-M1C4T0 <> U15-M0C7T1 Latenzzeit Daten : 60.0ns
U24-M1C4T0 <> U17-M1C0T1 Latenzzeit Daten : 17.9ns
U24-M1C4T0 <> U19-M1C1T1 Latenzzeit Daten : 18.2ns
U24-M1C4T0 <> U21-M1C2T1 Latenzzeit Daten : 17.3ns
U24-M1C4T0 <> U23-M1C3T1 Latenzzeit Daten : 18.2ns
U24-M1C4T0 <> U25-M1C4T1 Latenzzeit Daten : 8.0ns
U24-M1C4T0 <> U27-M1C5T1 Latenzzeit Daten : 17.9ns
U24-M1C4T0 <> U29-M1C6T1 Latenzzeit Daten : 16.9ns
U24-M1C4T0 <> U31-M1C7T1 Latenzzeit Daten : 17.8ns
U26-M1C5T0 <> U28-M1C6T0 Latenzzeit Daten : 17.7ns
U26-M1C5T0 <> U30-M1C7T0 Latenzzeit Daten : 17.4ns
U26-M1C5T0 <> U1-M0C0T1 Latenzzeit Daten : 59.9ns
U26-M1C5T0 <> U3-M0C1T1 Latenzzeit Daten : 59.9ns
U26-M1C5T0 <> U5-M0C2T1 Latenzzeit Daten : 60.2ns
U26-M1C5T0 <> U7-M0C3T1 Latenzzeit Daten : 60.2ns
U26-M1C5T0 <> U9-M0C4T1 Latenzzeit Daten : 60.0ns
U26-M1C5T0 <> U11-M0C5T1 Latenzzeit Daten : 59.9ns
U26-M1C5T0 <> U13-M0C6T1 Latenzzeit Daten : 60.4ns
U26-M1C5T0 <> U15-M0C7T1 Latenzzeit Daten : 59.6ns
U26-M1C5T0 <> U17-M1C0T1 Latenzzeit Daten : 18.2ns
U26-M1C5T0 <> U19-M1C1T1 Latenzzeit Daten : 17.3ns
U26-M1C5T0 <> U21-M1C2T1 Latenzzeit Daten : 18.2ns
U26-M1C5T0 <> U23-M1C3T1 Latenzzeit Daten : 16.8ns
U26-M1C5T0 <> U25-M1C4T1 Latenzzeit Daten : 17.9ns
U26-M1C5T0 <> U27-M1C5T1 Latenzzeit Daten : 8.4ns
U26-M1C5T0 <> U29-M1C6T1 Latenzzeit Daten : 17.8ns
U26-M1C5T0 <> U31-M1C7T1 Latenzzeit Daten : 17.9ns
U28-M1C6T0 <> U30-M1C7T0 Latenzzeit Daten : 19.2ns
U28-M1C6T0 <> U1-M0C0T1 Latenzzeit Daten : 60.4ns
U28-M1C6T0 <> U3-M0C1T1 Latenzzeit Daten : 60.1ns
U28-M1C6T0 <> U5-M0C2T1 Latenzzeit Daten : 60.5ns
U28-M1C6T0 <> U7-M0C3T1 Latenzzeit Daten : 60.2ns
U28-M1C6T0 <> U9-M0C4T1 Latenzzeit Daten : 60.3ns
U28-M1C6T0 <> U11-M0C5T1 Latenzzeit Daten : 60.3ns
U28-M1C6T0 <> U13-M0C6T1 Latenzzeit Daten : 60.4ns
U28-M1C6T0 <> U15-M0C7T1 Latenzzeit Daten : 59.9ns
U28-M1C6T0 <> U17-M1C0T1 Latenzzeit Daten : 17.8ns
U28-M1C6T0 <> U19-M1C1T1 Latenzzeit Daten : 18.1ns
U28-M1C6T0 <> U21-M1C2T1 Latenzzeit Daten : 17.4ns
U28-M1C6T0 <> U23-M1C3T1 Latenzzeit Daten : 17.9ns
U28-M1C6T0 <> U25-M1C4T1 Latenzzeit Daten : 17.0ns
U28-M1C6T0 <> U27-M1C5T1 Latenzzeit Daten : 17.7ns
U28-M1C6T0 <> U29-M1C6T1 Latenzzeit Daten : 8.3ns
U28-M1C6T0 <> U31-M1C7T1 Latenzzeit Daten : 17.7ns
U30-M1C7T0 <> U1-M0C0T1 Latenzzeit Daten : 59.6ns
U30-M1C7T0 <> U3-M0C1T1 Latenzzeit Daten : 60.1ns
U30-M1C7T0 <> U5-M0C2T1 Latenzzeit Daten : 60.1ns
U30-M1C7T0 <> U7-M0C3T1 Latenzzeit Daten : 59.8ns
U30-M1C7T0 <> U9-M0C4T1 Latenzzeit Daten : 60.1ns
U30-M1C7T0 <> U11-M0C5T1 Latenzzeit Daten : 60.0ns
U30-M1C7T0 <> U13-M0C6T1 Latenzzeit Daten : 60.0ns
U30-M1C7T0 <> U15-M0C7T1 Latenzzeit Daten : 59.8ns
U30-M1C7T0 <> U17-M1C0T1 Latenzzeit Daten : 18.2ns
U30-M1C7T0 <> U19-M1C1T1 Latenzzeit Daten : 17.7ns
U30-M1C7T0 <> U21-M1C2T1 Latenzzeit Daten : 17.9ns
U30-M1C7T0 <> U23-M1C3T1 Latenzzeit Daten : 17.5ns
U30-M1C7T0 <> U25-M1C4T1 Latenzzeit Daten : 17.7ns
U30-M1C7T0 <> U27-M1C5T1 Latenzzeit Daten : 17.3ns
U30-M1C7T0 <> U29-M1C6T1 Latenzzeit Daten : 17.7ns
U30-M1C7T0 <> U31-M1C7T1 Latenzzeit Daten : 8.3ns
U1-M0C0T1 <> U3-M0C1T1 Latenzzeit Daten : 18.3ns
U1-M0C0T1 <> U5-M0C2T1 Latenzzeit Daten : 18.2ns
U1-M0C0T1 <> U7-M0C3T1 Latenzzeit Daten : 18.2ns
U1-M0C0T1 <> U9-M0C4T1 Latenzzeit Daten : 18.0ns
U1-M0C0T1 <> U11-M0C5T1 Latenzzeit Daten : 18.2ns
U1-M0C0T1 <> U13-M0C6T1 Latenzzeit Daten : 18.0ns
U1-M0C0T1 <> U15-M0C7T1 Latenzzeit Daten : 18.1ns
U1-M0C0T1 <> U17-M1C0T1 Latenzzeit Daten : 60.5ns
U1-M0C0T1 <> U19-M1C1T1 Latenzzeit Daten : 59.9ns
U1-M0C0T1 <> U21-M1C2T1 Latenzzeit Daten : 60.3ns
U1-M0C0T1 <> U23-M1C3T1 Latenzzeit Daten : 60.2ns
U1-M0C0T1 <> U25-M1C4T1 Latenzzeit Daten : 60.2ns
U1-M0C0T1 <> U27-M1C5T1 Latenzzeit Daten : 60.4ns
U1-M0C0T1 <> U29-M1C6T1 Latenzzeit Daten : 60.5ns
U1-M0C0T1 <> U31-M1C7T1 Latenzzeit Daten : 60.2ns
U3-M0C1T1 <> U5-M0C2T1 Latenzzeit Daten : 18.2ns
U3-M0C1T1 <> U7-M0C3T1 Latenzzeit Daten : 17.4ns
U3-M0C1T1 <> U9-M0C4T1 Latenzzeit Daten : 18.2ns
U3-M0C1T1 <> U11-M0C5T1 Latenzzeit Daten : 17.2ns
U3-M0C1T1 <> U13-M0C6T1 Latenzzeit Daten : 18.1ns
U3-M0C1T1 <> U15-M0C7T1 Latenzzeit Daten : 17.6ns
U3-M0C1T1 <> U17-M1C0T1 Latenzzeit Daten : 59.7ns
U3-M0C1T1 <> U19-M1C1T1 Latenzzeit Daten : 59.9ns
U3-M0C1T1 <> U21-M1C2T1 Latenzzeit Daten : 60.0ns
U3-M0C1T1 <> U23-M1C3T1 Latenzzeit Daten : 60.3ns
U3-M0C1T1 <> U25-M1C4T1 Latenzzeit Daten : 60.2ns
U3-M0C1T1 <> U27-M1C5T1 Latenzzeit Daten : 60.2ns
U3-M0C1T1 <> U29-M1C6T1 Latenzzeit Daten : 60.3ns
U3-M0C1T1 <> U31-M1C7T1 Latenzzeit Daten : 60.1ns
U5-M0C2T1 <> U7-M0C3T1 Latenzzeit Daten : 18.1ns
U5-M0C2T1 <> U9-M0C4T1 Latenzzeit Daten : 17.3ns
U5-M0C2T1 <> U11-M0C5T1 Latenzzeit Daten : 18.1ns
U5-M0C2T1 <> U13-M0C6T1 Latenzzeit Daten : 17.4ns
U5-M0C2T1 <> U15-M0C7T1 Latenzzeit Daten : 18.0ns
U5-M0C2T1 <> U17-M1C0T1 Latenzzeit Daten : 59.9ns
U5-M0C2T1 <> U19-M1C1T1 Latenzzeit Daten : 59.8ns
U5-M0C2T1 <> U21-M1C2T1 Latenzzeit Daten : 60.0ns
U5-M0C2T1 <> U23-M1C3T1 Latenzzeit Daten : 60.4ns
U5-M0C2T1 <> U25-M1C4T1 Latenzzeit Daten : 60.3ns
U5-M0C2T1 <> U27-M1C5T1 Latenzzeit Daten : 60.5ns
U5-M0C2T1 <> U29-M1C6T1 Latenzzeit Daten : 60.5ns
U5-M0C2T1 <> U31-M1C7T1 Latenzzeit Daten : 60.5ns
U7-M0C3T1 <> U9-M0C4T1 Latenzzeit Daten : 18.2ns
U7-M0C3T1 <> U11-M0C5T1 Latenzzeit Daten : 17.0ns
U7-M0C3T1 <> U13-M0C6T1 Latenzzeit Daten : 17.9ns
U7-M0C3T1 <> U15-M0C7T1 Latenzzeit Daten : 17.6ns
U7-M0C3T1 <> U17-M1C0T1 Latenzzeit Daten : 59.8ns
U7-M0C3T1 <> U19-M1C1T1 Latenzzeit Daten : 59.9ns
U7-M0C3T1 <> U21-M1C2T1 Latenzzeit Daten : 60.2ns
U7-M0C3T1 <> U23-M1C3T1 Latenzzeit Daten : 60.0ns
U7-M0C3T1 <> U25-M1C4T1 Latenzzeit Daten : 60.4ns
U7-M0C3T1 <> U27-M1C5T1 Latenzzeit Daten : 59.9ns
U7-M0C3T1 <> U29-M1C6T1 Latenzzeit Daten : 60.2ns
U7-M0C3T1 <> U31-M1C7T1 Latenzzeit Daten : 60.0ns
U9-M0C4T1 <> U11-M0C5T1 Latenzzeit Daten : 17.9ns
U9-M0C4T1 <> U13-M0C6T1 Latenzzeit Daten : 16.9ns
U9-M0C4T1 <> U15-M0C7T1 Latenzzeit Daten : 17.8ns
U9-M0C4T1 <> U17-M1C0T1 Latenzzeit Daten : 59.9ns
U9-M0C4T1 <> U19-M1C1T1 Latenzzeit Daten : 60.0ns
U9-M0C4T1 <> U21-M1C2T1 Latenzzeit Daten : 60.4ns
U9-M0C4T1 <> U23-M1C3T1 Latenzzeit Daten : 60.2ns
U9-M0C4T1 <> U25-M1C4T1 Latenzzeit Daten : 60.1ns
U9-M0C4T1 <> U27-M1C5T1 Latenzzeit Daten : 60.1ns
U9-M0C4T1 <> U29-M1C6T1 Latenzzeit Daten : 60.5ns
U9-M0C4T1 <> U31-M1C7T1 Latenzzeit Daten : 60.3ns
U11-M0C5T1 <> U13-M0C6T1 Latenzzeit Daten : 17.8ns
U11-M0C5T1 <> U15-M0C7T1 Latenzzeit Daten : 17.4ns
U11-M0C5T1 <> U17-M1C0T1 Latenzzeit Daten : 59.8ns
U11-M0C5T1 <> U19-M1C1T1 Latenzzeit Daten : 60.0ns
U11-M0C5T1 <> U21-M1C2T1 Latenzzeit Daten : 60.2ns
U11-M0C5T1 <> U23-M1C3T1 Latenzzeit Daten : 60.1ns
U11-M0C5T1 <> U25-M1C4T1 Latenzzeit Daten : 60.1ns
U11-M0C5T1 <> U27-M1C5T1 Latenzzeit Daten : 60.0ns
U11-M0C5T1 <> U29-M1C6T1 Latenzzeit Daten : 60.2ns
U11-M0C5T1 <> U31-M1C7T1 Latenzzeit Daten : 59.9ns
U13-M0C6T1 <> U15-M0C7T1 Latenzzeit Daten : 17.7ns
U13-M0C6T1 <> U17-M1C0T1 Latenzzeit Daten : 60.2ns
U13-M0C6T1 <> U19-M1C1T1 Latenzzeit Daten : 59.9ns
U13-M0C6T1 <> U21-M1C2T1 Latenzzeit Daten : 60.1ns
U13-M0C6T1 <> U23-M1C3T1 Latenzzeit Daten : 60.0ns
U13-M0C6T1 <> U25-M1C4T1 Latenzzeit Daten : 60.1ns
U13-M0C6T1 <> U27-M1C5T1 Latenzzeit Daten : 60.0ns
U13-M0C6T1 <> U29-M1C6T1 Latenzzeit Daten : 60.2ns
U13-M0C6T1 <> U31-M1C7T1 Latenzzeit Daten : 60.1ns
U15-M0C7T1 <> U17-M1C0T1 Latenzzeit Daten : 59.7ns
U15-M0C7T1 <> U19-M1C1T1 Latenzzeit Daten : 59.9ns
U15-M0C7T1 <> U21-M1C2T1 Latenzzeit Daten : 60.0ns
U15-M0C7T1 <> U23-M1C3T1 Latenzzeit Daten : 59.7ns
U15-M0C7T1 <> U25-M1C4T1 Latenzzeit Daten : 60.0ns
U15-M0C7T1 <> U27-M1C5T1 Latenzzeit Daten : 59.6ns
U15-M0C7T1 <> U29-M1C6T1 Latenzzeit Daten : 60.0ns
U15-M0C7T1 <> U31-M1C7T1 Latenzzeit Daten : 59.7ns
U17-M1C0T1 <> U19-M1C1T1 Latenzzeit Daten : 18.2ns
U17-M1C0T1 <> U21-M1C2T1 Latenzzeit Daten : 18.1ns
U17-M1C0T1 <> U23-M1C3T1 Latenzzeit Daten : 18.1ns
U17-M1C0T1 <> U25-M1C4T1 Latenzzeit Daten : 17.9ns
U17-M1C0T1 <> U27-M1C5T1 Latenzzeit Daten : 18.2ns
U17-M1C0T1 <> U29-M1C6T1 Latenzzeit Daten : 17.9ns
U17-M1C0T1 <> U31-M1C7T1 Latenzzeit Daten : 18.0ns
U19-M1C1T1 <> U21-M1C2T1 Latenzzeit Daten : 18.1ns
U19-M1C1T1 <> U23-M1C3T1 Latenzzeit Daten : 18.0ns
U19-M1C1T1 <> U25-M1C4T1 Latenzzeit Daten : 18.2ns
U19-M1C1T1 <> U27-M1C5T1 Latenzzeit Daten : 17.3ns
U19-M1C1T1 <> U29-M1C6T1 Latenzzeit Daten : 18.2ns
U19-M1C1T1 <> U31-M1C7T1 Latenzzeit Daten : 17.6ns
U21-M1C2T1 <> U23-M1C3T1 Latenzzeit Daten : 18.1ns
U21-M1C2T1 <> U25-M1C4T1 Latenzzeit Daten : 17.3ns
U21-M1C2T1 <> U27-M1C5T1 Latenzzeit Daten : 18.1ns
U21-M1C2T1 <> U29-M1C6T1 Latenzzeit Daten : 17.4ns
U21-M1C2T1 <> U31-M1C7T1 Latenzzeit Daten : 18.0ns
U23-M1C3T1 <> U25-M1C4T1 Latenzzeit Daten : 18.9ns
U23-M1C3T1 <> U27-M1C5T1 Latenzzeit Daten : 16.6ns
U23-M1C3T1 <> U29-M1C6T1 Latenzzeit Daten : 19.2ns
U23-M1C3T1 <> U31-M1C7T1 Latenzzeit Daten : 17.4ns
U25-M1C4T1 <> U27-M1C5T1 Latenzzeit Daten : 17.9ns
U25-M1C4T1 <> U29-M1C6T1 Latenzzeit Daten : 16.9ns
U25-M1C4T1 <> U31-M1C7T1 Latenzzeit Daten : 17.8ns
U27-M1C5T1 <> U29-M1C6T1 Latenzzeit Daten : 17.7ns
U27-M1C5T1 <> U31-M1C7T1 Latenzzeit Daten : 17.6ns
U29-M1C6T1 <> U31-M1C7T1 Latenzzeit Daten : 17.8ns
Inter-Core Bandbreite @ 1x 64bytes : 20.69GB/s
Inter-Core Bandbreite @ 4x 64bytes : 33.2GB/s
Inter-Core Bandbreite @ 4x 256bytes : 129.28GB/s
Inter-Core Bandbreite @ 4x 1kB : 409.36GB/s
Inter-Core Bandbreite @ 4x 4kB : 567.89GB/s
Inter-Core Bandbreite @ 16x 4kB : 760.72GB/s
Inter-Core Bandbreite @ 4x 64kB : 1.1TB/s
Inter-Core Bandbreite @ 16x 64kB : 1.08TB/s
Inter-Core Bandbreite @ 8x 256kB : 831GB/s
Inter-Core Bandbreite @ 4x 1MB : 779.15GB/s
Inter-Core Bandbreite @ 16x 1MB : 34GB/s
Inter-Core Bandbreite @ 8x 4MB : 29.3GB/s

Leistungsteststatus
Ergebnis-ID : AMD Ryzen 9 7950X 16-Core Processor (2M 16C 32T 5.6GHz, 933MHz IMC, 16x 1MB L2, 2x 32MB L3)
Microcode : A60F12-1203
System : GigaByte X670 AORUS ELITE AX X670 MB
Kompatibel mit Plattform : x64
Threadanzahl : 32
Systemtakt : 10MHz
Speicherseitengröße : 2MB

Prozessor
Modell : AMD Ryzen 9 7950X 16-Core Processor
URL : https://www.amd.com
Revision/Stepping : 61 / 2
Microcode : A60F12-1203
Aktuellste Version : A60F12-1206
Front Side Bus Geschwindigkeit : 100MHz
Nennleistung (TDP) : 170.00W

Prozessormodule
Module pro Prozessor : 2 Einheit(en)
Kerne pro Prozessor : 8 Einheit(en)
Threads pro Kern : 2 Einheit(en)
Geschwindigkeit : 5.6GHz
Unterstützte Geschwindigkeit(en) : 3GHz - 4.5GHz - 5.6GHz
Interner (L1D) Datencache : 16x 32kB, 8-Weg, Exklusiv, 64bytes Zeilengröße, 2 Thread(s)
Interner (L1I) Anweisungscache : 16x 32kB, 8-Weg, Exklusiv, 64bytes Zeilengröße, 2 Thread(s)
L2D-Datencache/Einheitscache : 16x 1MB, 8-Weg, Voll integriert, 64bytes Zeilengröße, 2 Thread(s)
L3D-Datencache/Einheitscache : 2x 32MB, 16-Weg, Exklusiv, 64bytes Zeilengröße, 16 Thread(s)
Spannungswert : 0.32V
Min/Max/Turbo-Spannung : 0.32V - 0.32V - 0.32V

Speichercontroller
Modell : AMD PCI Standard-Host-CPU-Brücke
Geschwindigkeit : 933MHz
Minimale/Maximale/Turbo Geschwindigkeit : 467MHz - 933MHz

Leistungstipps
Tipp 229 : Es ist ein Update für den CPU Mikrocode verfügbar. Prüfen Sie, ob ein neues System BIOS mit dem aktualisierten Mikrocode verfügbar ist.
Hinweis 241 : Dynamische Übertaktung/Turbo aktiviert. Die Leistung kann bei Aktivierung variieren.
Tipp 3 : Drücken Sie die Eingabetaste oder doppelklicken Sie auf einen Tipp, um mehr Informationen zu erfahren.

 

[LuxSkywalker]

Komme mit gleichem cpu auf 9.256 im Durchschnitt ich denke dein IF geht in die Fehlercorrektur. versuch mal 2067. Sisoftsandra interthreadtest ist zum ausloten auch noch ein test um die core latency zu messen

sollte dann PyPrime aber nicht derbe schwanken?

Beitrag automatisch zusammengeführt: 14.01.2024

Ich bin jetzt mal auf 2067 runter und habe da ein ähnliches Ergebnis. Kann das als Bestätigung gesehen werden, dass die Fehlerkorrektur beim IF aktuv war?
Welche Spannung müsste ich erhöhen, um gezielt den IF stabiler zu machen?
...

VSoC

 

[RedF]

Habe mal beobachtet, dass der CPU Test vom TimeSpy schwer unter IF Fehlercorrektur leidet.
Müsste mal einer Verifizieren : )