Wie funktioniert die PCIE lane Verteiling bei Ryzen 3000 mit X570?

[Bl4d3Runn3r]

Hallo,

ich habe mich gefragt wie die PCIE Lane Verteilung bei Ryzen 3000 in Kombination mit X570 funktioniert. Ryzen 3000 hat ja 24 PCIE Lanes, die direkt ueber die CPU kommunizieren, richtig? X570 kommuniziert mit dem IO DIE der CPU mit PCIE Gen4 x4, hat aber selbst PCIE Gen4 x16!? Wie kann man denn dann die PCIE Gen4 x16 lanes nutzen, wenn X570 nur mit PCIE Gen4 x4 an der CPU haengt?

Ich verstehe das nicht so ganz.

 

[Gamer1969]

MSI previews pair of AMD X570 motherboards - Mainboard - News - HEXUS.net

Das Diagramm müsste aber stimmen, obwohl es inoffiziell ist, ist vom Mai 2019. Warte mal auf Holt, der wird das ganz genau erklären, vor allem einen Vergleich mit Intel heranziehen.

 

[mehx]

Der x570 Chip ist einfach nochmal ein Zen 2 I/O Die nur in 14nm statt 10nm gefertigt. Das heißt hast 2x PCIe 4.0 x4 als Verbindung, deshalb kann der Chipsatz auch kein x16 bereit stellen sondern höchstens x8 + 2x x4.

AMD Ryzen 3000-supporting X570 chipset examined - Mainboard - Feature - HEXUS.net

 

[fdsonne]

Wie kann man denn dann die PCIE Gen4 x16 lanes nutzen, wenn X570 nur mit PCIE Gen4 x4 an der CPU haengt?

Ich verstehe das nicht so ganz.

Das ist ganz einfach erklärt, je nach Ausführung/Board kannst du von den Lanes des Chipsatzes nicht sonderlich viele direkt nutzen, weil die Masse davon nicht direkt rausgeführt ist. Also ne Grafikkarte dran klemmen oder so wird meist nichts.
Aber du kannst die Lanes indirekt nutzen indem du eben all die Zusatz Controller auf dem Board nutzt, die mit diesen Chipsatz Lanes eben angebunden wurden.

Im Normalfall braucht man eh keine sonderlich hohen Bandbreiten, weil all die Gerätschaften vergleichsweise humane Bandbreitenanforderungen haben. Einzig PCIe SSDs stecken da atm bisschen heraus im Consumer Bereich. Du bräuchtest theoretisch aber schon zwei oder mehr von den Dingern und die dann noch alle am Chipsatz nebst einer anderen Datenquelle, die an den CPU Lanes hängt, eine RAM Disk ist oder sonstwo weg vom Chipsatz agiert, damit du da einen Flaschenhals erhälst. PCIe ist Fullduplex, das heist, gleichzeitig Traffic in beide Richtungen.
So ~7,5GB real im Up- und Download, das muss man erstmal voll bekommen...

Du hast unterm Strich also ein Bandbreitenlimit in Höhe von PCIe 4.0 x4 zwischen CPU und Chipsatz, aber in Summe können am Ende trotzdem alle Geräte hinten gleichzeitig benutzt werden.

 

[Holt]

ich habe mich gefragt wie die PCIE Lane Verteilung bei Ryzen 3000 in Kombination mit X570 funktioniert.

Das hängt vom jeweiligen Mainboard ab, ist also pauschal nicht sinnvoll zu beantworten.

Ryzen 3000 hat ja 24 PCIE Lanes, die direkt ueber die CPU kommunizieren, richtig? X570 kommuniziert mit dem IO DIE der CPU mit PCIE Gen4 x4

Richtig und diese 4 Lanes kannst Du direkt von den 24 der CPU abziehen, da ja dort immer der X570 dran hängt.

hat aber selbst PCIE Gen4 x16!?

Bis zu, denn man kann bei ihm auch 4 PCIe Lanes gegen 4 SATA Ports tauschen und dies sogar zweimal, was dann zu 8 oder 12 statt nur 4 SATA Ports führt.

Wie kann man denn dann die PCIE Gen4 x16 lanes nutzen, wenn X570 nur mit PCIE Gen4 x4 an der CPU haengt?

Also ich kenne kein Board welches alle 16 Lanes an einem Slot nutzt und soweit ich weiß gibt es nur beim ASUS Pro WS X570-Ace überhaupt einen Slot mit mehr als 4 Lanes vom Chipsatz, nämlich einen der x8 Slots. Da die Anbindung des X570 Chipsatzes an die CPU aber nur halb so breit ist, macht dieser x8 Slot so nur wirklich sinn, wenn da eine PCIe 3.0 Karte drin steckt, dann nur dann wird die Anbindung nicht zum Flachenhals.