HWL News Bot
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Zur Einordnung: TSMC 5 nm vs. Intel 10 nm vs. GloFo 7 nm
- Ersteller HWL News Bot
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Die 6T-SRAM Fläche ist heute wohl die beste Maßeinheit für die "Fortschrittlichkeit" und Integrationsdichte eines Fertigungsprozesses und sollte meiner Meinung nach die längst völlig nichtssagend gewordene Hausnummer "Strukturgröße" als Maßstab ablösen. Jedenfalls für CPUs und andere VLSI Digital-ICs die zu großen Teilen aus SRAM bestehen.
Dann wäre Intels 14nm Prozess eben ein 70nm² Prozess, der TSMC 10nm Prozess wäre ein 40nm² Prozess, der Samsung 10nm Prozess wäre ein 50nm² Prozess usw.
Dann wäre Intels 14nm Prozess eben ein 70nm² Prozess, der TSMC 10nm Prozess wäre ein 40nm² Prozess, der Samsung 10nm Prozess wäre ein 50nm² Prozess usw.
smalM
Enthusiast
Ein paar Fehlerchen in der Tabelle:
Gate Pitch für TSMC 10FF ist 66nm, für Samsung 10LPP 68nm.
Cell Height für Samsung 10LPP ist 420nm, da minimal 8,75T-Libraries Verwendung finden.
Für Intel 14nm ist der Gate Pitch mit 70nm zwar richtig angegeben, aber für den aktuellen 14nm++ hat Intel den Pitch auf 84nm zurücknehmen müssen.
Man wird sehen, ob für Intel 10nm+ der Min Metal Pitch nicht auf 40nm zurückgenommen wird; Intel hat ja davon gesprochen, die Transistordichte um 10% zu verringern, das würde also passen.
@ Cool Hand - 6T-SRAM:
Die Angabe war schon immer sehr beliebt, aber es sind rein theoretische Werte. In der jeweils angegebenen Minimal-Größe wäre das SRAM schnarchlangsam; auf den Chips sind die Zellen deshalb immer deutlich größer. Davon abgesehen ist der eine Prozeß "SRAM-freundlich", der andere "Logik-freundlich". So kann Intel Logik dichter packen als die Foundries, diese wiederum können SRAM dichter packen als Intel. Als Node-Bezeichnung taugt das also auch nicht.
Wieso fehlt eigentlich in der Tabelle der TSMC 7FF? Der Node ist seit Eurer letzten Gegenüberstellung immerhin in die Massenproduktion gegangen und es gibt ihn in einer SoC- und einer HPC-Variante.
Gate Pitch für TSMC 10FF ist 66nm, für Samsung 10LPP 68nm.
Cell Height für Samsung 10LPP ist 420nm, da minimal 8,75T-Libraries Verwendung finden.
Für Intel 14nm ist der Gate Pitch mit 70nm zwar richtig angegeben, aber für den aktuellen 14nm++ hat Intel den Pitch auf 84nm zurücknehmen müssen.
Man wird sehen, ob für Intel 10nm+ der Min Metal Pitch nicht auf 40nm zurückgenommen wird; Intel hat ja davon gesprochen, die Transistordichte um 10% zu verringern, das würde also passen.
@ Cool Hand - 6T-SRAM:
Die Angabe war schon immer sehr beliebt, aber es sind rein theoretische Werte. In der jeweils angegebenen Minimal-Größe wäre das SRAM schnarchlangsam; auf den Chips sind die Zellen deshalb immer deutlich größer. Davon abgesehen ist der eine Prozeß "SRAM-freundlich", der andere "Logik-freundlich". So kann Intel Logik dichter packen als die Foundries, diese wiederum können SRAM dichter packen als Intel. Als Node-Bezeichnung taugt das also auch nicht.
Wieso fehlt eigentlich in der Tabelle der TSMC 7FF? Der Node ist seit Eurer letzten Gegenüberstellung immerhin in die Massenproduktion gegangen und es gibt ihn in einer SoC- und einer HPC-Variante.
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lll
Guest
Fragt sich nur wer will als erstes an die grenzen stoßen und zugeben das die Hersteller-Zahlen reine Propaganda sind, wahrscheinlich erst wenn einer bei 1nm²++++UltraMega angekommen ist... Anhang anzeigen 434714
Mo3Jo3
Experte
Danach wirds einfach nur kleiner, also 0,8nm.....