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In der vergangenen Woche kündigte die Taiwan Semiconductor Manufacturing Company kurz TSMC den Start der Massenproduktion von Chips in 7 nm an. Es handelt sich dabei um die erste Generation des CLN7FF getauften Prozesses. Diese Generation ist für TSMC extrem wichtig und soll nach dem CLN16FF+-Prozess künftig die wichtigste Technologie in der Fertigung sein. Grund hierfür ist, dass die CLN7FF-Fertigung in einem extrem breiten Bereich eingesetzt werden wird. Für GPUs, FPGAs, ASICs und SoCs. Der Zwischenschritt CLN10FF wurde nur für bestimmte Anwendungen verwendet – beispielsweise für SoCs.
CLN7FF soll im Vergleich zu CLN16FF+ eine um 70 % höhere Packdichte für die Transistoren bieten, die Leistungsaufnahme um 60 % reduzieren oder eine Erhöhung der Frequenz um 30 % (bei gleicher Komplexität) ermöglichen. Laut TSMC haben bereits 18 Kunden ein Tape Out auf Basis von CLN7FF vollzogen. Bis Ende 2018 sollen es 50 sein.
"So far, we have already favored out more than 18 customer products with good yield performance," sagte C. C. Wei, Co-CEO bei TSMC. "More than 50 products tape-outs has been planned by end of this year from applications across mobile, server CPU, network processor, gaming, GPU, PGA, cryptocurrency, automotive and AI. Our 7nm is already in volume production."
Für CLN7FF verwendet TSMC eine Lithografie mit ultraviolettem Licht (Deep Ultraviolet (DUV)) und Argon-Fluoride-Lasern bei einer Wellenlänge von 193 nm. Damit kann TSMC bestehendes Equipment weitestgehend weiterverwenden, denn DUV und ArF-Laser kommen auch schon bei CLN10FF zum Einsatz.
Für eine zweite Generation in 7 nm (CLN7FF+) plant TSMC mit Extreme Ultraviolet Lithography (EUVL) für bestimmte Layer, aber nicht die komplette Fertigung. Somit soll in weiten Teilen auch hier weiterhin DUV verwendet werden, um die technischen Hürden von EUVL weitestgehend zu umschiffen. Wo die Probleme mit der Extreme Ultraviolet Lithography (EUVL) liegen, haben wir vor einiger Zeit in einem Artikel ausführlich beschrieben. CLN7FF+ soll die Packdichte der Transistoren noch einmal um 20 % steigern oder aber die Leistungsaufnahme um 10 % reduzieren können. In einem weiteren Schritt soll EUVL zum Einsatz kommen, hier will TSMC aber noch keine Prognosen abgeben.
"Our N7+ silicon result today are very encouraging," sagt Mr. Wei. "Not only we have demonstrated equivalent or better performance yield on both 256 Mb SRAM and on product like test vehicle when compared to N7 baseline, we have also demonstrated a tighter distribution of electrical parameters in the areas, where EUV is supplied."
Für 2019 ist die Massenproduktion von 7 nm mit EUVL (CLN7FF++) geplant. Erste Testchips sollen bereits eine zufriedenstellende Ausbeute im Bereich eines zweistelligen Prozentbereichs erreicht haben. Für 2020 plant TSMC bereits mit CLN5, also einem Prozess in 5 nm. Weitere Informationen dazu werden aber in den kommenden Monaten und Jahren folgen.