Werbung
Die Entwicklung des High Bandwidth Memory ist in den vergangenen Jahres ins Stocken geraten. Einige Versuche, den Speicherstandard in das Consumer-Segment zu bringen, allen voran durch AMD (Radeon R9 Fury X, Radeon RX Vega 56 und 64 und die Radeon VII), haben nicht die Durchdringung erreicht, die durch die Hersteller erwartet wurde. Stattdessen verblieb HBM ein Speicherstandard für Datacenter-Anwendungen und einige Ableger wie die NVIDIA Titan V.
Bereits im März 2019 sprach Samsung über die als Flashbolt bezeichnete HBM2-Variante, die 3,2 GBit/s erreichen sollte. SK Hynix zog im Sommer des vergangenen Jahres nach. Diese wurde als JESD235C nun in Form eines JEDEC-Standards spezifiziert. Hinsichtlich der technischen Daten ändert sich allerdings nur die bereits angesprochene Bandbreite von 2,4 auf 3,2 GBit/s pro Pin. Von einigen Herstellern wird der schnellere HBM2 als HBM2E bezeichnet.
Es bleibt bei 2 GB an Speicherkapazität pro Die und es können zwölf Dies übereinander gestapelt werden. Somit kommt ein einzelner HBM2-Speicherchip auf 24 GB an Kapazität. Diese Maximalkapazität kommt bisher aber nicht zum Einsatz und wird auch noch nicht gefertigt. Samsung hat die Massenfertigung nun für die erste Jahreshälfte 2020 angekündigt. Wer die Kunden des südkoreanischen Konzerns sind, ist nicht bekannt.
Samsungs Flashbolt-Speicher wird zu Beginn aber nicht die kompletten HBM2E-Spezifikationen abdecken können. Anstatt der bis zu zwölf DRAM-Layer wird man zunächst einmal nur Speicher mit acht Layern anbieten können. Bei der Bandbreite wird man ebenfalls die 410 GB/s erreichen.
Samsung geht sogar davon aus, das bis zu 4,2 GBit/s pro Pin möglich sind. Dies würde die Speicherbandbreite auf 538 GB/s steigern. Für vier Speicherchips sprechen wir von 1,64 TB/s – übertaktet sogar von über 2 TB/s. Neben der Leistungsaufnahme muss natürlich der Controller als Gegenstück mit diesen hohen Bandbreiten zurechtkommen.
| HBM2E (JESD235C) | HBM2 (JESD235B) | HBM (JESD235A) | |
| Kapazität | 24 GB | 12 GB | 4 / 8 GB |
| Datenrate pro Pin | 3,2 GBit/s | 2,4 GBit/s | 1,6 / 2,0 GBit/s |
| DRAM-Layer | 12 | 12 | 4 / 8 |
| Kapazität pro Layer | 16 GBit | 8 GBit | 4 / 8 GBit |
| Fertigung der DRAM-Layer | 10 nm | 20 nm | 20 nm |
| Speicherinterface | 1.024 Bit | 1.024 Bit | 1.024 Bit |
| Bandbreite pro Chip | 410 GB/s | 307,2 GB/s | 204,8 GB/s |
| Spannung | - | 1,2 V | 1,2 V |
Hinsichtlich der Fertigung dürften Samsung und SK Hynix im Bereich von 10 nm arbeiten. Genau klassifiziert wird dies nicht mehr. Samsung bezeichnet seinen Prozess als 1y-Klasse. An dieser Stelle sei angemerkt, dass die JEDEC keinerlei Vorgaben für die physikalischen Dimensionen der Speicherchips macht. Dies betrifft vor allem die Z-Hight, also die Höhe der Chips. In der Vergangenheit haben wir bei einigen Modellen von AMD bereits gesehen, dass es hier durch die Verwendung unterschiedlicher Speicherhersteller und Packaging-Unternehmen zu Unterschieden in der Ausführung kommen kann. Dies wird sich auch für HBM2E fortsetzen.
Nun kannten wir die wichtigsten technischen Daten zu HBM2E bereits seit einigen Monaten. Mit der Spezifizierung durch die JEDEC und die Ankündigung von Samsung, den neuen Speicher ab der ersten Jahreshälfte 2020 fertigen zu wollen, kennen wir nun aber einen Zeitraum, wann mit entsprechenden Produkten zu rechnen ist. Ende März wird NVIDIA auf der GTC sehr wahrscheinlich die nächste HPC-Architektur vorstellen. Diese dürfte sicherlich mit HBM2 kombiniert werden.