AMD Zen-Prozessoren sollen bis zu 16 Kerne besitzen

[unl34shed]

Welche Kernen haben mehrere ALUs? Dafür würde ich aber gerne mal Belege sehen, denn die ALU ist die zentrale Ausführungseinheit für die Integerbefehle und Opterationen, da wäre mit keine x86er CPU bekannt, wo ein Kern mehr als eine ALU hat. Das Pipelining ist natürlich eine Art von Parallelität, aber das sind eben die Vorstufen zur Auführung die dort erledigt werden, die eigentliche Operation findet in der ALU statt, oder eben in der FPU aber eben nicht parallel für zwei Befehle oder bestenfalls parallen in der ALU und in der FPU, keine Ahnung ob die das beherrschen.

Und was glaubst du, was eine zweite Pipeline bringt, wenn man am Ende doch wieder alles versucht durch ein und die selbe Ausführungseinheit zu prügeln?

BD hat beispielsweise 2 ALUs und 2 AGUs für Speicherzugriffe und das pro Kern, nicht Modul.
Die FlexFPU besteht ebenfalls auch aus mehreren Ausführungseinheiten.

Bei Haswell sind es sogar 3 ALUs pro Kern.

Und das wirst du bei jedem Kern vorfinden, der mehr als eine Pipeline besitzt, da die limitierende ALU eben mit der Grund ist eine weitere Pipeline einzubauen.

Was soll den "16 Lanes switchable with 2 of SATA Express" bedeuten? Soll man da 8 SATA Express Geräte anschliessen können, die es erstens auf dem Markt noch überhaupt nicht gibt und die zweitens für Enterprise sowieso irrelevant sind? SATA Express ist ein Rohrkrepierer, denn es bietet nur maximal 2 PCIe Lanes was gerade mal eine Bandbreite erlaubt, die schon heute von schnellen Consumer SSDs mit PCIe 3.0 x4 wie Intel 750 und Samsung SM951 überboten wird.

Das sind 16PCIe Lanes, die sich die Pins mit einem SATA-Express (2*PCIe) und 14 SATA Anschlüssen (14PCIe) teilen.

die meisten hätten wohl gerne ein tablet mit einer amd apu.

Kannst dich bei Intel bedanken, die mit Milliarden Subventionen (contra revenue program) ihre kleinen Atom Prozessoren in den Tablet- und Mobile Markt drücken.
Kartellrechtlich ist das ganze sehr bedenklich, da es mMn. eine starke Marktmanipulation seitens Intel ist und da sollten die Kartellämter mal drauf schauen.

 

[senbei]

Bei Haswell sind es sogar 3 ALUs pro Kern.

Welche Kernen haben mehrere ALUs? Dafür würde ich aber gerne mal Belege sehen, denn die ALU ist die zentrale Ausführungseinheit für die Integerbefehle und Opterationen, da wäre mit keine x86er CPU bekannt, wo ein Kern mehr als eine ALU hat. Das Pipelining ist natürlich eine Art von Parallelität, aber das sind eben die Vorstufen zur Auführung die dort erledigt werden, die eigentliche Operation findet in der ALU statt, oder eben in der FPU aber eben nicht parallel für zwei Befehle oder bestenfalls parallen in der ALU und in der FPU, keine Ahnung ob die das beherrschen.

Haswell hat 4 ALUs, reicht eine offizielle Intelfolie aus? Seite 25:
http://www.hotchips.org/wp-content/...epub/HC25.27.820-Haswell-Hammarlund-Intel.pdf

 

[unl34shed]

ok, dann sinds wohl 4. Hab vorhin beim googlen was von 3 gelesen.

 

[Holt]

Der Komplette Satz: "16 Lanes switchable with 2 of SATA Express, 14 Lanes of SATA.
Also Zwei von den 16 sind für SATA Express die Restlichen für SATA (non Express).

Wie auch immer, SATA Express war nie für Enterprise vorgesehen, dafür war von Anfang an SFF-8639 gedacht. Das macht die Folie sehr zweifelhaft.

Übringens hat Anand unrecht mit dem Overhead von PCIe, es handelt sich um PCI-Express 3 !
Der Overhead bei einer 128/130Bit Codierung liegt bei nicht mal 5% (PCIe 2 hatte noch 20%).

Nein, Anandtech hat recht, denn die Bitkodierung ist nur ein Teil des Overheads auf der untersten Protokollebene, die andere Protokollschichten erzeugen aber auch Overhead und unter 20% kommt man da nicht weg, zusätzlich zum Overhead der Bitkodierung. Informiere Dich mal über das Schichten Modelle es PCIe Protokolls, damit nicht weiter der Layer 8 so schlecht funktioniert.

Oder frage Dich mal einfach warum keine PCIe 2.0 x2 SSD oder Controllerkarte mehr als maximal 800MB/s schafft obwohl es theoretisch 1GB/s sein müssten und z.B. die Samsung SM951 in den Reviews wo sie meist nur als PCIe 2.0 x4 laufen konnte dann nur 1600MB/s und nicht über 2000MB/s wie an PCIe 3.0 x4? Auch schaffen die ganze SATA Ports der aktuellen Intel Chipsätzen zusammen nicht mehr als die 1600MB/s weil deren DMI 2 Anbindung technisch eben auch nur PCIe 2.0 x4 entspricht. Wieso sind wohl alle zu blöd die letzten 20% noch rauszukitzeln? Liegt es wohl doch am Overhead des PCIe Protokolls?

BD hat beispielsweise 2 ALUs und 2 AGUs für Speicherzugriffe und das pro Kern, nicht Modul.
Die FlexFPU besteht ebenfalls auch aus mehreren Ausführungseinheiten.
...
Und das wirst du bei jedem Kern vorfinden, der mehr als eine Pipeline besitzt, da die limitierende ALU eben mit der Grund ist eine weitere Pipeline einzubauen.

Dann hängt man beim Bulldozer wohl wieder an der LSU fest, denn da läuft ja wieder alles zusammen und hat auch keine Gewinn daraus gezogen, dass die beiden ALUs gleichzeitig

Kartellrechtlich ist das ganze sehr bedenklich, da es mMn. eine starke Marktmanipulation seitens Intel ist und da sollten die Kartellämter mal drauf schauen.

Wenn jede Quersubvention innerhalb einer Firma ein Kartellrechtsverstoß wären, müssten wohl alle Firmen die in mehr als einem Geschäftsfeld tätig sind, Strafe zahlen und z.B. die Herstellern von Tintenstrahldruckern schon lange, die verkaufen die Drucker zum Spottpreis um dann an den Tintenpatronen zu verdienen und selbst Tankstellen würden sich strafbar machen, da die am Benzin kaum noch was verdienen, sondern vom Shopgeschäft leben müssen, was auch eine Quersubvention ist.

 

[Phantomias88]

@Holt
Erzähle mir mehr, meine Augen habe 180° x 180° im Blickfeld, keine Aussage ist lächerlich, sondern dein unwissen....
Gimme more or lets go back to bed: x1 10 GBit/s 8 GT/s 0,985 GByte/s 4,0 GHz Slots für Peripherie
x4 40 GBit/s 32 GT/s 3,94 GByte/s 4,0 GHz kein Steckplatz

2x 10 Gbit/s : 8 = 2,5GByte/s
Trotzdem würde ich 25% Verlustleistung einkalkulieren, man weiß ja nie "what happen"

 

[unl34shed]

Wenn jede Quersubvention innerhalb einer Firma ein Kartellrechtsverstoß wären, müssten wohl alle Firmen die in mehr als einem Geschäftsfeld tätig sind, Strafe zahlen und z.B. die Herstellern von Tintenstrahldruckern schon lange, die verkaufen die Drucker zum Spottpreis um dann an den Tintenpatronen zu verdienen und selbst Tankstellen würden sich strafbar machen, da die am Benzin kaum noch was verdienen, sondern vom Shopgeschäft leben müssen, was auch eine Quersubvention ist.

Das sind doch keine Quersubventionen! Intel zahlt das Geld an andere Unternehmen, wenn sie ihre Prozessoren verbauen.
Deswegen haben sie ja die Riesenverluste in der Sparte, die sie quer subventionieren müssen, das ist aber nicht der Punkt.

 

[Phantomias88]

Und was glaubst du, was eine zweite Pipeline bringt, wenn man am Ende doch wieder alles versucht durch ein und die selbe Ausführungseinheit zu prügeln?

BD hat beispielsweise 2 ALUs und 2 AGUs für Speicherzugriffe und das pro Kern, nicht Modul.
Die FlexFPU besteht ebenfalls auch aus mehreren Ausführungseinheiten.

Bei Haswell sind es sogar 3 ALUs pro Kern.

Und das wirst du bei jedem Kern vorfinden, der mehr als eine Pipeline besitzt, da die limitierende ALU eben mit der Grund ist eine weitere Pipeline einzubauen.



Das sind 16PCIe Lanes, die sich die Pins mit einem SATA-Express (2*PCIe) und 14 SATA Anschlüssen (14PCIe) teilen.



Kannst dich bei Intel bedanken, die mit Milliarden Subventionen (contra revenue program) ihre kleinen Atom Prozessoren in den Tablet- und Mobile Markt drücken.
Kartellrechtlich ist das ganze sehr bedenklich, da es mMn. eine starke Marktmanipulation seitens Intel ist und da sollten die Kartellämter mal drauf schauen.

Mit FMA4 werde ich mich da ganz gediegen zurück lehnen und die Show genießen: http://abload.de/img/3dm_api-oh_dgoff8fuju.jpg
GPU Limit? FTW...

 

[CyLord]

Ach, hat es funktioniert.

 

[Phantomias88]

Ach, hat es funktioniert.

Si, Si, Senhorita.

 

[mr.dude]

Welche Kernen haben mehrere ALUs? Dafür würde ich aber gerne mal Belege sehen, denn die ALU ist die zentrale Ausführungseinheit für die Integerbefehle und Opterationen, da wäre mit keine x86er CPU bekannt, wo ein Kern mehr als eine ALU hat.

Dann solltest du dein Wissen nochmal auf den Prüfstand stellen. Hier hast du zB mal ein paar Architekturdiagramme zum K8, zu Bulldozer und zu Nehalem. Die Anzahl der Ausführungseinheiten ist nicht schwierig zu ermitteln. Überall sind mehrere ALUs vorhanden.

Das Pipelining ist natürlich eine Art von Parallelität, aber das sind eben die Vorstufen zur Auführung die dort erledigt werden, die eigentliche Operation findet in der ALU statt, oder eben in der FPU aber eben nicht parallel für zwei Befehle oder bestenfalls parallen in der ALU und in der FPU, keine Ahnung ob die das beherrschen.

Doch, Ausführungseinheiten an unterschiedlichen Ports können Befehle parallel und unabhängig voneinander abarbeiten. Das ist das Wesen von superskalaren Architekturen und genau das ist für ILP Techniken Pipelining auch notwendig.

oder kann Deine CPU sogar vorhersagen, wie lange der Thread auf diese I/O Ereignisse warten muss?

Das muss eine CPU gar nicht und war ebenso wenig das Thema. Bitte lies dich ein wie Lastverteilung und im speziellen SMT funktioniert. Du scheinst ein grundsätzlich falsches Verständnis von CPU Architekturen zu haben, wie auch deine vorherigen Aussagen zeigen.

ok, dann sinds wohl 4. Hab vorhin beim googlen was von 3 gelesen.

Vor Haswell waren es 3 ALUs. Bei Haswell sind 2 weitere Ports hinzugekommen. Einer davon stellt eine weitere ALU zur Verfügung.

Spoiler

ARM wäre echt arm dran, wenn sie von dem ewigen Verlierer so abhängig wären.

Keine Sorge, ARM macht sich schon nicht von dir abhängig. Aber was hat das mit dem Thema und Zen zu tun?

Zumal AMD noch nicht einmal ein fertiges ARM Produkt anbieten kann.

AMD bietet schon länger Seattle als Developer System an. Und K12 wird sicherlich auch schon als lauffähiges Silizium existieren.

den Bullshit den der Acht-Acht-Liebhaber wieder mal in die Welt setzt

Erstens hat Phantomias88 keinen Bullshit in die Welt gesetzt. Er hat es vielleicht nur etwas unglücklich formuliert. Und zweitens scheinst du keine Ahnung von ARMs Lizenzierungsmodellen zu haben. Ein Lizenznehmer, egal wer es ist, ist für ARM immer noch besser als kein Lizenznehmer. Phantomias88 wollte vermutlich zum Ausdruck bringen, dass AMD eine der umfangreichsten ARM Lizenzen besitzt. Und damit hat er völlig Recht.

 

[k3im]

Mit FMA4 werde ich mich da ganz gediegen zurück lehnen und die Show genießen: http://abload.de/img/3dm_api-oh_dgoff8fuju.jpg
GPU Limit? FTW...

Ich versteh das alles nicht

AMD Radeon HD 7970 video card benchmark result - Intel Core i7-4790K,ASUSTeK COMPUTER INC. MAXIMUS VII GENE

 

[mr.dude]

Spoiler

Insofern entspricht mein Ausdruck "Versagerunternehmen" einfach nur den Tatsachen.

Nö, das entspricht lediglich deinem unterirdisch kindischen Niveau.

Nein, aber all das hatte DEC schon vor AMD im Alpha implementiert.

Alpha hatte mit Sicherheit keine 64-bit x86 Erweiterung.

Reichen dir weniger Verlustquartale als AMD?

Nö. Zeige erst mal, wie viele Gewinnquartale und Innovationen du vorweisen kannst. Erst wenn es mehr sind, kannst du dir eventuell erlauben, andere als Versager zu bezeichnen. Bis dahin bleiben nur solche Leute Versager, die nichts anderes zu tun haben, als ständig in irgendwelchen Threads rumzustänkern und zu trollen.

 

[Cobrion]

Welche Kernen haben mehrere ALUs? Dafür würde ich aber gerne mal Belege sehen, denn die ALU ist die zentrale Ausführungseinheit für die Integerbefehle und Opterationen, da wäre mit keine x86er CPU bekannt, wo ein Kern mehr als eine ALU hat.

Um mal in der x86-Welt zu bleiben:
Der Kern des AMD K5 hatte beispielsweise schon 2 ALUs. AMD K5
Beim Intel Pentium 4 (Prescott) gab es dann sogar schon einige mehr: Intel Pentium 4

 

[mr.dude]

Naja, einige mehr stimmt nicht ganz. Es war lediglich eine mehr, also insgesamt 3. Das "2X" im Blockdiagramm bedeutet nicht, dass es 2 ALUs sind, sondern dass diese ALUs doppelt so hoch getaktet werden wie die restlichen Ausführungseinheiten.

 

[madjim]

Ich habe hier mal aufgeräumt.

Wenn es wieder so ausartet, dann schließe ich einfach den Thread temporär.