Naja wie soll man es erklären. Hier mal extrem vereinfacht dargestellt.
So sieht ein störungsfreier Datenstream aus: ---------------- <-x-> <-x-> <-x-> (gleichmäßige Paketlaufzeit)
So sieht ein Datenstream aus mit Jitter: ---- -- - - -- --- ---- - - <---x---> <--y--> <-z-> (ungleichmäßige Paketlaufzeit)
Letzteres passiert genau dann wenn der Speichercontroller der CPU (IMC) Probleme hat synchron mit dem DRAM zu laufen, wenn z.B. der Takt zu hoch ist, du 2DPC ansprechen willst etc.
Jitter kann berechnet und korrigiert werden wenn man die Paket zu Paket Laufzeit kennt. Genau das u.a. übernimmt der CKD. Die Taktsignale werden gebuffert, was eben etwas Zeit (Latency) kostet und so die Belastung des IMC verringert.
Am Ende kommt dann so ein de-jittered Datenstream raus: -------- -------- -------- -------- <-x x-> <-x x-> <-x x-> (buffered gleichmäßige Paketlaufzeit)
Das bedeutet für die Praxis, wenn man eine CPU hat mit einem goldenen IMC der sowieso schon 9000Mhz+ schafft auf einem guten 1DPC Board, bringt der CKD wahrscheinlich wenig oder sogar Nachteile wegen der höheren Latenz. Je schlechter das Signal ist (zumindest bis zu einem gewissen Niveau), desto mehr profitiert man von der Technologie. Deswegen werden wir auch 2DPC Boards oder CPUs mit schlechtem IMC sehen, die plötzlich deutlich mehr schaffen. Die DRAM ICs selbst werden dadurch nicht auf wundersame Weise höher Takten können. Es geht im wesentlichen nur um die Entlastung des IMCs.
