12-Kern-Ryzen-Prozessor bestätigt größeren L3-Cache

[HWL News Bot]

In der vergangenen Woche zeigte sich ein Engineering Sample eines Ryzen-Prozessor mit 12 Kernen und damit wurde wohl schon das bestätigt, was viele nach der Präsentation der Ryzen-Prozessoren der 3. Generation vermutet hatten und was AMD in der Zwischenzeit auch

 

[Nimrais]

Wie kommt ihr darauf, dass die Caches doppelt so gross sind? Ich behaupte einfach mal, dass die Latenz zwischen den CCX gefixt wurde und die zweite Hälfte mit dergleichen Geschwindigkeit angesprochen werden kann wie die des ersten CCX. Oder, wie im entsprechenden Thread auch schon erwähnt, dass es keine 4-Kern CCX mehr sind sondern 8-Kern mit 16MB cache.

Sollte das mit den 32MB L3 nämlich stimmen, sind die hohen Latenzen bei 32MB schwierig zu erklären. Beim Ryzen/Zen 1 ist bei 16MB (L3 Grösse) die Latenz und der Durchsatz immer noch besser als beim RAM Zugriff. Beim Zen2 ES hier ist bei 32MB aber eine Zugriffszeit höher als bei RAM Zugriff zu sehen. Wie erklärt ihr das?

 

[Gamerkind]

wurde allerdings auch mit extrem niedrig getaktetem RAM von nur 1.333 MHz betrieben

Das könnte aber auch der I/O-Takt sein, also DDR4-2666

Wie kommt ihr darauf, dass die Caches doppelt so gross sind?

Weil AMD das sagt?

Ich behaupte einfach mal

Und deine Behauptung ist mehr wert als eine Angabe von AMD?

wie im entsprechenden Thread auch schon erwähnt, dass es keine 4-Kern CCX mehr sind sondern 8-Kern mit 16MB cache.

Wo wurde denn so ein Blödsinn behauptet?

 

[Nimrais]

Das könnte aber auch der I/O-Takt sein, also DDR4-2666
Weil AMD das sagt?
Und deine Behauptung ist mehr wert als eine Angabe von AMD?
Wo wurde denn so ein Blödsinn behauptet?

1. Quelle dazu? Dazu findet man nur Vermutungen und einen Leak auf SiSoft (16x16MB L3 für einen mutmasslichen Rome Serverprozessor mit mutmasslichen 8 Chiplets à 8 Kerne). Könnte auch ein Dual Socket Server mit 2x8 Chiplets gewesen sein und damit weiterhin 8MB pro 4 Kerne.
2. Quelle von AMD? Vielleicht eine Folie? Wenigstens ein schlecht abfotografiertes Marketingbild?
3. Im HWL News Thread von letzter Woche zum Leak auf Userbenchmark.

Auf der HotChip gabs ein Bild des IF. Darin zu sehen sind ein Epyc mit vier Dies mit je zweimal vier Kerne (4-Kern CCX). Ob das Rome war stand da nirgends. Es sind bis jetzt also alles Vermutungen anhand eines Eintrags in einer Datenbank mitte November.

Falls es verlässliche, offizielle Quellen dazu gibt lasse ich mich gerne belehren und nehme alles zurück. Bis dahin ist meine Behauptung genauso Wertlos wie alle anderen


Edit: Habe tatsächlich etwas dazu gefunden:
AMD 7nm Epyc 2 Rome could be a 9-Die Chip with New Socket
Auf dem Blockdiagramm kann man sehen, dass pro CCX 32MB Cache zur Verfügung stehen. Und, oh nein, 8C/16T. Pro CCX!

 

[Gamerkind]

Auf der HotChip gabs ein Bild des IF. Darin zu sehen sind ein Epyc mit vier Dies mit je zweimal vier Kerne (4-Kern CCX). Ob das Rome war stand da nirgends.

Das war Naples.

Ob es ein oder zwei CCX pro Die sind, ist noch nicht bekannt.
Auf der von dir geposteten Seite hat man einfach Die mit CCX gleich gesetzt.