Die Entwicklung geht in die falsche Richtung.
Die sollen nicht schneller werden sondern größer.
Das hängt zusammen, denn mit der Kapazität steigt der Preis und da die Kosten für die NANDs bei solchen Kapazitäten den Löwenanteil der Kosten ausmachen, verdoppeln sich die Kosten fast wenn man die Kapazität verdoppelt. Derzeit ist sowieso kein Geld mit NAND zu verdienen und auch bei SSDs dürften die Gewinnspannen gering sein, außer man kann eben solche Modelle mit der neuen Spitzenleistung bringen für die die Kunden bereit sind einen Aufpreis zu zahlen.
Mit nur marginaler Eigenrecherche ließe sich leicht feststellen, dass die wesentliche Entwicklung bei NAND-Flash auf Speicherdichte (i.e. höhere Kapazität) und Kostensenkung abzielt. Allein in den letzten zehn Jahren ist der Preis für NAND-Flash um mehr als den Faktor 100 gefallen.
Ja die Entwicklung ging immer auf geringere Kosten, aber in 10 Jahren war es eher Faktor 10 als 100. aber selbst dieser Faktor 10 wird sich in den nächsten 10 Jahren nicht wiederholen, denn man hat alle "Tricks" ausgereizt. Die Kosten sind durch immer kleinere Strukturen und mehr Bits pro Zelle gesenkt worden, bis man bei unter 20nm dann Probleme mit den geringen Zellgrößen und -abständen bekommen hat. Dies hat man durch den Wechsel auf 3D NAND gelöst, wo die Zellgrößen und -abstände dann wieder größer wurden, was dann auch 4 Bit pro Zelle (QLC) ermöglich ist. QLC war eigentlich für für planare NANDs geplant und nur als Zwischenschritt für 5 Bits pro Zelle angesehen worden, aber die Haltbarkeit und Schreibgeschwindigkeit leidet bei QLC schon so, dass ich nicht glaube das wir noch 5 Bit pro Zelle sehen werden. D
Daher werden bei 3D NANDs die Kosten durch immer mehr Layer gesenkt und vermutlich wird man sich auch bei den Zellgrößen und -abständen wieder an das Limit rantasten, aber mehr Layer bedeuten auch mehr Bearbeitungsschritte und damit mehr Kosten und jeder Bearbeitungsschritt erhöht das Risiko den Wafer durch einen Fehler zu schrotten. Der letzte Trick war dann statt mehr nativer Layer einfach Dies zu stacken und durchzukontaktieren, was dann nur noch die Layer für die Logik auf den anderen Dies einspart, die Logik braucht man ja nur einmal und die ist bei allen inzwischen unter dem Array angeordnet. Dies alles bringt nicht mehr die Ersparnisse wie sie am Anfang möglich waren, alleine der Schritt von SLC zu MLC (2bpc) hat die Kosten praktisch halbiert, der Schritt zu TLC aber nur noch rund ein Drittel eingespart und beim Schritt auf QLC war es nur noch bestenfalls ein Viertel. Bestenfalls da man mehr zusätzliche Zellen braucht um eine stärkere ECC verwenden zu können und 5 statt 4 Bits pro Zellen können bestenfalls noch 20% einsparen.
Derzeit ist der Schweinezyklus in der Phase des Überangebotes und der geringen Preise, dies wird sich aber wieder ändern und die Preise werden wieder steigen. Die Herstellungskosten nennenswert zu senken wird schwer, da sind nur noch kleine Schritte durch Optimierungen hier und da möglich, eben mehr native Layer, mehr Dies die übereinander gestackt werden und die Zellgrößen und -abstände zu verringern bis man wieder am Limit ist, aber letzteres verhindert dann wieder mehr Bits pro Zelle. Was für einen großen Schritt wie damals mit MLC als man erstmals mehr als ein Bit pro Zelle unterbringen konnte oder eben den Schritt auf 3D NAND sehe ich nicht mehr. Es ist eben immer so, wenn eine Technik neu ist, hat sie noch viel Optimierungspotential und je mehr dies ausgeschöpft, umso langsamer geht es dann voran und bei NAND ist das Potential für Kostensenkungen schon weitgehend ausgeschöpft. Zugleich ist der Aufbau von NAND Zellen so simpel, dass es keine Technik geben wird die diese noch weiter vereinfachen und damit die Kosten senken könnte.
So gut wie kein Privatanwender benötigt diese Leistungsspitze.
Ja, aber für die meisten ist es Hobby und daher kaufen sich trotzdem genug Leute solche Hardware die sie eigentlich nicht brauchen.
