AMD mit Zen 3 und Zen 4 im Plan – Navi und Rome im 3. Quartal (Update)

Es war auch nur hypothetisch, aber solche sprachlichen Feinheiten zu erkennen, überfordert so manche User hier offensichtlich.
 
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Holt schrieb:
Es war auch nur hypothetisch, aber solche sprachlichen Feinheiten zu erkennen, überfordert so manche User hier offensichtlich.
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Wie immer bei AMD, überfordern dich die Fakten, die du ständig negieren musst, aus unerfindlichen Gründen!
 
Holt schrieb:
Dann müsste der I/O Chip den kontrollieren, es deutet aber nichts darauf hin das AMD am grundsätzlichen Design der CCX etwas geändert und der L3 Cache ist ja auch auf den Chiplets, also bei den Kernen angeordnet.
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Na ja, der I/O DIE ist ja primär an die erste Cache-Stufe der Chiplets angebunden und die Chiplets selbst haben keinen Speichercontroller mehr. (oder nur noch was um L1 und L2 zu verheizen) Ähnlich wie ne GPU, die über ein breites Speicherinterface mehrere Speicherbänke parallel anspricht, könnte auch der I/O Die den L3 Cache managen, womit dann die L3 Elemente über einen kurzen Handgriff virtuell noch auf dem I/O-Die liegen - natürlich mit entsprechender Latenz, die aber durch eine entsprechende Skalierung (wie oben beschrieben) auf dem gleichen Niveau sein sollte.

Solche Spielereien sind aber recht komplex und dürften im Dektop-Bereich erst einmal eine untergeordnete Rolle spielen. Vielleicht bastelt AMD irgendwann frei skalierbare aktiven Interposer, die je nach Modulanzahl sowohl I/O-Die, als auch direkte Cache Transferierung zwischen den Chiplets ermöglichen.

Die größere Baustelle für AMD dürfte erstmal die Homogenisierung zwischen CPU und GPU sein. Navi wird als letzte GCN Stufe noch keine Chiplet GPU sein, womit AMD noch eine Generation Zeit hat, dort in die vollen zu gehen.
 
Da der I/O so groß ist, könnte da auch immer noch ein Level 4 Cache untergekommen sein, wir werden es sehen in spätestens 4-6 Wochen.
Ich glaube jedenfalls nicht das die die Größe nur auf Speichercontroller und I/O Anbundungen zurückzuführen ist, sowohl bei dem neuen Epyc als auch beim Ryzen 3000
 
Die I/O-Die ist für das was alles integriert ist nicht groß.

Mit L4-Cache müßte sie viel größer sein!
 
Tech Enthusiast schrieb:
Das sind aber alles auch nur Vermutungen, egal wie oft wir sie gehört haben.
Klar sind viele Deiner Vermutungen recht solide. Das ist auch das, was ich aus den ganzen Leaks raus gelesen habe, aber sicher ist da halt nichts. Und die meisten Informationen bedeuten einfach auch nichts.
7nm? Was bedeutet das schon? Das sind einzelne Teile in einem Chip. Nicht mal alle. Es könnte nur ein unwichtiger Rahmen in 7nm sein und der Hersteller würde mit der Zahl werben, ganz überspitzt ausgedrückt.
Preise, Cores, Boost sind alles "Leaks" von Händlern, die teils vor nem Jahr kamen.
Die Infos zu Navi sind ein Jahr oder älter.

Wie gesagt, Einiges davon kann man schon glauben, weil es realistisch ist. Eine Abschätzung zu Leistung und Preis hingegen sind utopisch. Man kann bestenfalls sagen welchen Preis und welche Leistung sie bringen müssten, damit sie auf dem Markt den richtigen Spot erwischen.
Aber das ist dann doch eher wieder Wunschdenken, als Fakten. AMD ist nicht soooo bekannt dafür diese Sweetspots zu treffen auf Anhieb. Sie nähern sich dem meist über ein Jahr an.



Anderes Topic, dass von den Forentrollen hijacked wurde.
Kurz gesagt habe ich mir nen Ryzen gekauft, um mitreden zu können und mir nen eigenes Bild für Zen 2 zu machen, damit ich nicht ganz die Katze im Sack kaufe.
Das Resultat waren einige, für einen Intelnutzer komischen, "Dinge" die passiert sind. (Boosttakt unter idle Windows, Framedrops trotz 2080TI in 1440p, Speicher wird nur in bestimmter Konfiguration erkannt, usw).
Bis auf ein paar ganz wenige (2-3) Leute, waren natürlich nur diese Forentrolle da und haben alles auf mich geschoben und nichts davon wäre AMD related. Hat man hier ja auch vor ein paar Postings sofort gesehen. ;-)
Die Baustellen sind für mich also ein paar Kleinigkeiten hier und da, die einfach nicht so rund laufen wie bei Intel, aber vor allem auch die fanatische Community, die schon fast auf Arch Linux Community Level agiert.
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Geb ich dir völlig Recht vor allem beim letzten Punkt. Du musst halt bedenken wer AMD Hardware verbaut hat selbst für 100€ ist der absolute Geek da darf man keine Fehler machen, Windows darfst du eigentlich auch nicht mehr benutzen und nur noch auf Linux gamen, undervolten usw., lmao.
Forenqualität hat in Deutschland gefühlt halt stark gelitten, ich möchte Merkel die Schuld geben.
Die Mobo Hersteller Foren sind meist schnell zielführend und das taiwanesische english ziemlich witzig ;),
sollte meine Info und Einschätzungen in etwa zu treffen werde ich allerdings zumindest für mein Gaming Build auch an Board gehen müssen, sollte man preislich weiter so verfahren bzw. den Sweetspot treffen :fresse:.

DonL schrieb:
Wie immer bei AMD, überfordern dich die Fakten, die du ständig negieren musst, aus unerfindlichen Gründen!
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Seh ich auch so, alles ist relativ, dann wird er polemisch, meint aber selbst man müsse sich "mäßigen". Wie kann man bei so realtitätsfernen Monologen ernsthaft 18K Beiträge ansammeln.

Dabei ist 14nm IO ein ziemlich alter Hut, 16 Core auch wahrscheinlich, ähnlich wie die Werte die ich gepostet habe und hier auf Hardwareluxx und anderen Seiten auch als "News" kursiert haben aber natürlich bleibt alles Spekulation, dafür braucht es aber nicht bei jedem Thema ne Ethikstunde und man kann auch anderer Meinung sein.

Ich persönlich würde mich auch sehr freuen wenn man den Premium Aufschlag bei den Desktop's vor allem bei mehreren Kernen noch deutlicher Aufbrechen kann, gerade weil der Blaue Riese ein wenig taumelt, aber der wird sich fangen.
 
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Gamerkind schrieb:
Die I/O-Die ist für das was alles integriert ist nicht groß.

Mit L4-Cache müßte sie viel größer sein!
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Sorry,

aber das kann ich nicht wirklich glauben!

Zen1 (Ryzen Die)
Google-Ergebnis für https://hardforum.com/proxy.php?image=http%3A%2F%2Fcdn.wccftech.com%2Fwp-content%2Fuploads%2F2017%2F03%2FAMD-Ryzen-7-Delid-840x516.pnghash=466db21f3773dd6e045118f1dc0c3cb9

Zen2 (Ryzen Die)
Google-Ergebnis für https://www.pcper.com/files/imagecache/article_max_width/news/2019-02-19/AMD%20Ryzen%203000%207nm%20CPU%20and%2014nm%20IO%20die.png

Im ersten Die ist in 14nm alles Drinne, Rechenkerne, Cache, Ram Controller, Inf und I/O, der neue I/O in 14nm hat über den Daumen gepeilt 2/3 der Größe des Zen1 Dies und dort soll nur I/O, Ram Controller und wohl die Inf untergebraucht sein, während die Rechenkerne samt dem gesammten Cache auf dem Chiplet sitzen. Von der Größe passt das m.M. nach nicht.
 
DonL schrieb:
Wie immer bei AMD, überfordern dich die Fakten, die du ständig negieren musst, aus unerfindlichen Gründen!
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Das Bild zeigt den I/O Chip und rechts und links je ein Chiplet, ohne etwas darüber auszusagen wie dies angebunden ist und es werden im realen Produkt bis zu 4 Chiplets pro Seite vorhanden sein, wie diese konkret angebunden werden, kann man dem Bild also nicht entnehmen. Ich würde auch vermuten, dass jedes eine Verbindung zum I/O Chip hat, aber es gab hier auch Leute die behaupten, jedes hätte auch noch eine direkt Verbindung zu jedem anderen Chiplet, was ich mir nicht vorstellen kann oder es wären zwei Anbindungen der IF pro Chiplet vorhanden und die äußeren wäre über die inneren angebunden, weshalb die so angeordnet sind, wie sie eben auf der Platine angeordnet sind. Ich weiß auch nicht welcher der Theorien stimmt, aber für das Thema UMA oder NUMA ist dies auch total egal, da der RAM Controller eben im I/O Chip steckt und es nur einen RAM Controller gibt.

Shevchen schrieb:
könnte auch der I/O Die den L3 Cache managen, womit dann die L3 Elemente über einen kurzen Handgriff virtuell noch auf dem I/O-Die liegen
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Die würde aber die Bandbreite der IF Verbindung extrem auslasten, wenn dann 8 Kerner für jeden Zugriff auf den L3 Cache des eigenen CCX auch eine Kommunikation über die IF führen müssten.
 
Was du glaubst kann ich natürlich nicht beeinflussen.

Es ist aber so, allein die ganzen PHYs sind kaum shrinkbar, die sind in 7nm also nicht viel kleiner als in 14nm.

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Das Bild zeigt den I/O Chip und rechts und links je ein Chiplet, ohne etwas darüber auszusagen wie dies angebunden ist und es werden im realen Produkt bis zu 4 Chiplets pro Seite vorhanden sein, wie diese konkret angebunden werden, kann man dem Bild also nicht entnehmen.
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Also das Bild ist echt eindeutig, es gibt 8 IF-Links.

Was genau ist daran bitte nicht zu verstehen oder warum willst du schon wieder eine laut mir mögliche Schwachstelle breittreten?
 
DonL schrieb:
Sorry,

aber das kann ich nicht wirklich glauben!

Zen1 (Ryzen Die)
Google-Ergebnis für https://hardforum.com/proxy.php?image=http%3A%2F%2Fcdn.wccftech.com%2Fwp-content%2Fuploads%2F2017%2F03%2FAMD-Ryzen-7-Delid-840x516.pnghash=466db21f3773dd6e045118f1dc0c3cb9

Zen2 (Ryzen Die)
Google-Ergebnis für https://www.pcper.com/files/imagecache/article_max_width/news/2019-02-19/AMD%20Ryzen%203000%207nm%20CPU%20and%2014nm%20IO%20die.png

Im ersten Die ist in 14nm alles Drinne, Rechenkerne, Cache, Ram Controller, Inf und I/O, der neue I/O in 14nm hat über den Daumen gepeilt 2/3 der Größe des Zen1 Dies und dort soll nur I/O, Ram Controller und wohl die Inf untergebraucht sein, während die Rechenkerne samt dem gesammten Cache auf dem Chiplet sitzen. Von der Größe passt das m.M. nach nicht.
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Du darfst nicht vergessen, dass nun auch ECC Mode ohne ECC RAM Möglich ist, das wird nun auch alles direct im RAM Controller verbaut sein.
Das wären bei 4 Module 4 Speicher IC zusätzlich.

Die Infinity Fabric wird auch bestimmt nicht kleiner (mehr Querverbindungen um Signallaufzeiten gering zu halten)
 
Die ECC Funktion ist immer direkt im RAM Controller, die ECC RAM Riegel unterscheiden sich von den normalen Riegel nur in der Datenbreite, da haben die ECC Riegel 72 Bit (bei DDR5 dann sogar 80), während die RAM Riegel ohne ECC nur 64 Bit Datenbreite haben. Diese zusätzlichen Bits sind eben für den ECC Code, eben damit man trotzdem die gleiche Nettokapazität hat. Dies wird wohl beim dem (gerüchteweise) vorhandenen ECC Modus ohne ECC Riegel wohl geringer sein, sprich, da muss man dann die für ECC unerlässliche Redundanz der Daten von der Nettokapazität abziehen müssen. Wenn man bei 8 Bit ECC bleibt, wären von den 64 Bit pro Riegel also nur 56 Bit wirklich Daten und wenn man dann 32GB RAM verbaut hat, könnte man davon eben nur 28GB nutzen. Dies dürfte oft immer noch billiger sein als eben die ECC Riegel zu kaufen, zumal es die auch nur mit moderaten Taktraten gibt. Außerdem bleibt dann letztlich jedem selbst überlassen ob es mehr Sicherheit oder mehr Kapazität möchte.

Das man bei DDR5 ECC Riegel auf 64 Datenbits sogar zusätzlich 16 Bits für ECC statt der bisher üblichen 8 Bit einplant, dürfte aber ein klarer Hinweis darauf sein, dass dort die Fehlerwahrscheinlichkeit gestiegen ist, sonst würde man dies nicht machen.
 
Finde das gut, dann hört der Schwachsinn auf, daß Navi Polaris komplett ersetzen wird;)

Eine 7nm GPU ist für den unteren Preisbereich noch zu teuer!
 
56bit Nutzdatenbreite? Hmm. Sowas macht doch eigentlich keinen Sinn da mutmasslich langsam im Zugriff.
 
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Trambahner schrieb:
56bit Nutzdatenbreite? Hmm. Sowas macht doch eigentlich keinen Sinn da mutmasslich langsam im Zugriff.
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Ja die RAM Bandbreite wäre dann entsprechend um 1/8 geringer, aber anderes kann man einfach keine ECC Funktion ohne die zusätzlichen Bits der ECC RAM Riegel realisieren. Eine Fehlerkennung erfordert nun einmal eine Redundanz und eine Fehlerkorrektur erst recht. Damit Bandbreite und RAM Kapazität nicht leiden, haben die ECC Riegel ja eben mehr als 64 Bit Datenbreite, nämlich 72 und bei DDR5 dann wohl 80Bit, wobei eben die zusätzlichen Bit für die Redundanz sind und man könnte theoretisch diese Bits auch für Daten nutzen und hätte dann mehr Bandbreite und auch mehr RAM Kapazität.

Wie weit die Latenz bei Zugriffen zunimmt, hängt vom RAM Controller ab, aber normalerweise ist dies vernachlässigbar. Bei RDIMM ist die Latenz höher, dies liegt aber am Register Chip auf dem RAM Riegel.
 
Also in deinem verlinkten Thread findet eine Diskussion über die Herkunft der µArch Namen statt - wo ließt du denn da jetzt was über die Überarbeitung der Zen Familie? :confused:
 
Naja neue µArch neuer Name, das eine starke Überarbeitung damit verbunden wäre, ist zumindest an zunehmen bzw. möglich, mehr hab ich ja nicht geschrieben.
Vielleicht wissen ja einige schon mehr?
 
Aha. Jede µArch hat einen eigenen Namen, wie kann man daraus nur auf die Zahl/Umfang der µArch-Änderungen schließen? :lol:

Summit Ridge (Desktop) Zen, Namensherkunft ist ein Berg
Pinnacle Ridge (Desktop) Zen+, Namensherkunft ist auch ein Berg
Matisse (Desktop) Zen2, Namensherkunft ist ein Maler
Vermeer (Desktop) Zen3, Namensherkunft ist auch ein Maler

ist aber schon ewig bekannt...

deiner Logik folgend, müsste es eher so sein, dass Zen3 eher sowas wie Zen2+ ist... ich bitte doch um nähere Erläuterung deines Gedankenganges
 
Es geht dort nicht nur um die Namen!

Zen1/Zen2 = Family 17h
Zen1 aus China = Family 18h
Zen3 = Family 19h
 
Warum genau hab ich nur auf "Beitrag anzeigen" geklickt... mal wieder Kiddy-typischer nonsense Beitrag. :wall:

"Family #" ist auch ein Name du Merkbefreiter....
 
Warum so aggressiv?

Edit: @Gamerkind hat den ersten post in der verlinkten Diskussion gelesen und offensichtlich verstanden.
 
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Holzmann schrieb:
Warum so aggressiv?

Edit: @Gamerkind hat den ersten post in der verlinkten Diskussion gelesen und offensichtlich verstanden.
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Der Beitrag von Sir Diablo ist absolut nicht aggressiv, sondern herablassen. Das ist ein himmelweiter Unterschied.
Nach meiner Meinung auch völlig korrekt. Schlie0lich hat dich Sir Diablo etwas gefragt. Da ist so eine Beitrag von Gamerkind, der genauso nichts bietet als deine Erklärung, eben Merkbefreit. Ich nenne es lieber Intelligenzzölibat.

Deine Worte
Zen3 möglichweise mit der bisher stärksten Überarbeitung der Zen Familie:

Dies ist schlicht nur eine Behauptung ohne Begründung/Argumente. Auf die Frage, deine Behauptung zu begründen, kommt praktisch kein Argument, was den Namen Argument verdient hat. Dazu steht in deinem Link nichts darüber, was deine Behauptung auch nur irgendwie rechtfertigen könnte.
Als Krönung kommt noch eine weitere flache Begründung, die das Wort Argument nicht verdient hat von Gamerkind
Da hätte ich den gleichen Text wie Sir Diablo in Richtung Gamerkind geschrieben.
Anstatt du also deiner Behauptung greifbare Argumente gibst, kommt als Abschluss bloß keine weitere Begründungen, sondern dein zweites ICH soll deine nicht erklärte Behauptung irgendwie stützen, indem Gamerkind es also verstanden hat, was du nicht begründet hast.

1. Null Begründung/Argumente für deine steile Behauptung
2. Selbst auf Nachfrage ist es dir nicht möglich, verwertbare Argumente zu liefern
3. Eine totale Fehlanalyse gegenüber Sir Diablo ist kein Zeichen von, dass du es verstanden hast.
4. Dein zweites ICH Gamerkind konnte auch nur als Begründung auf Namen zurückgreifen, die aber weniger als Null als Argument dienen, deiner steile Behauptung eine Begründung zu liefern, die auch einen Wert hat.
 
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Genau, der Sprung in der Family sagt überhaupt nichts aus, das war zwar nie so, aber gerade jetzt soll das DIE Ausnahme sein^^^
Und ich habe es begründen, akzeptier das doch einfach!

Und ich muß nicht verstehen was Holzmann schreibt, ich hab das bei Planet3dnow schon gestern gelesen...
 
Man teilt Informationen, teasert auch noch eine Begründung und wird beschimpft. /:
 
Wo wurdest du beschimpft und wo hast du irgendwas begründet :confused:

Oder ist Kiddy tatsächlich dein Zweitaccount und du kommst gerade durcheinander? :shot:
 
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