Shevchen
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Die Stock Spannungen sind aber auch nicht immer das gelbe vom Ei. Wenn wir die letzte Iteration des Bulldozers angucken, hat AMD versucht den durch das Brecheisen mit hohen Taktraten zu biegen. Die dafür benötigten Spannungen sind da schon in den orangen Bereich getrieben worden - selbst unter Stock.
Gleiches bei meiner Vega. Der HBM2 ist übervoltet - direkt aus der Fabrik. Gleiches gilt für den Core der mit 1.2 V mal direkt auf das absolute Maximum der 24/7 tauglichkeit gesetzt wurde.
Die Stock Spannungen bei AMD können gut und gerne abseits des optimalen Frequenz/Spannungsverhältnisses liegen - weshalb ich auch angefangen habe mich ein wenig Abseits der Hersteller-Angaben einzulesen, was für "7nm" eine gute 24/7 Einstellung sein könnte.
Ist halt leider trotzdem nur Daumen in den Wind halten und abschätzen, da ich weder ein Rasterelektronenmikroskop besitze, noch ein Mitarbeiter bei TSMC bin und auch kein Chipdesigner, der den Zusammenhang zwischen high-power Architektur und Degradationsverhalten kennt.
Ich lese da nur die wissenschaftlichen Artikel quer und... schätze. *schulterzuck*
edit: Hilft natürlich die Chips selbst zu testen. Evtl. ne eigene Frequenz/Spannungskurve aufbauen und Scheitelpunkt der Kurve selbst ausrechnen - dann hat man zu mindest eine etwas objektivere Handhabe. Mal gucken, vielleicht mache ich mal einen kleinen custom-Test und poste den hier, wenn ich die Muse finde. Dafür brauchts aber erstmal ne 7nm CPU.
Gleiches bei meiner Vega. Der HBM2 ist übervoltet - direkt aus der Fabrik. Gleiches gilt für den Core der mit 1.2 V mal direkt auf das absolute Maximum der 24/7 tauglichkeit gesetzt wurde.
Die Stock Spannungen bei AMD können gut und gerne abseits des optimalen Frequenz/Spannungsverhältnisses liegen - weshalb ich auch angefangen habe mich ein wenig Abseits der Hersteller-Angaben einzulesen, was für "7nm" eine gute 24/7 Einstellung sein könnte.
Ist halt leider trotzdem nur Daumen in den Wind halten und abschätzen, da ich weder ein Rasterelektronenmikroskop besitze, noch ein Mitarbeiter bei TSMC bin und auch kein Chipdesigner, der den Zusammenhang zwischen high-power Architektur und Degradationsverhalten kennt.
Ich lese da nur die wissenschaftlichen Artikel quer und... schätze. *schulterzuck*
edit: Hilft natürlich die Chips selbst zu testen. Evtl. ne eigene Frequenz/Spannungskurve aufbauen und Scheitelpunkt der Kurve selbst ausrechnen - dann hat man zu mindest eine etwas objektivere Handhabe. Mal gucken, vielleicht mache ich mal einen kleinen custom-Test und poste den hier, wenn ich die Muse finde. Dafür brauchts aber erstmal ne 7nm CPU.
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