AMD zeigt Ryzen-Prozessor mit gestapeltem 3D V-Cache

[HWL News Bot]

Eine Überraschung hielt AMD bis zuletzt noch zurück und sprach auf der Keynote der Computex über den Stand der Entwicklung der 3D-Packaging-Technologie, den man inzwischen erreicht hat. Vor einigen Tagen gab es bereits Gerüchte zu einem Milan-X getauften EPYC-Prozessor, der mit gestapeltem SRAM ausgestattet sein soll. Nicht für die EPYC-Serie aber stellte AMD eine solche Technik nun vor, sondern für die Ryzen-Prozessoren.
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[Holt]

den Stand der Entwicklung der 3D-Packaging-Technologie, den man inzwischen erreicht hat.

Schmückt AMD sich da nicht mit fremden Federn? Wenn ich mich nicht irre haben sie doch das Packaging genauso wie die Die Fertigung (letztere an GF und TSMC) ausgelagert und zumindest TSMC arbeit da an ganz ähnlichen Techniken wie Intel EMIB und Foveros 3D stacking, die TSMC 3DFabric nennt. Nur erwähnt TSMC in der News AMD gar nicht als Entwicklungspartner.

Aber egal, durchschnittliche 12% Leistungsplus nur durch Verdreifachung des L3 Caches, ist mehr als ich angesichts des schon großen L3 Caches erwartet hätte. Man wird sehen müssen welche Anwendungen wie stark davon profitieren und wie viel teurer die Modelle dann werden und welche Einfluss dieses Structural Silicon dann auf die Temperaturen hat.

 

[Don]

Schmückt AMD sich da nicht mit fremden Federn? Wenn ich mich nicht irre haben sie doch das Packaging genauso wie die Die Fertigung (letztere an GF und TSMC) ausgelagert und zumindest TSMC arbeit da an ganz ähnlichen Techniken wie Intel EMIB und Foveros 3D stacking, die TSMC 3DFabric nennt. Nur erwähnt TSMC in der News AMD gar nicht als Entwicklungspartner.

Man erwähnt die Zusammenarbeit mit TSMC und da AMD keinerlei eigene Fertigung hat, sind Chip-Fertigung und Packaging ausgelagert – das ist aber kein großes Geheimnis. Dennoch muss AMD, damit so etwas wie 3D V-Cache entstehen kann, eng mit TSMC zusammenarbeiten und auf Seiten von TSMC profitiert man nicht nur durch den Auftrag, den man von AMD bekommt, sondern auch durch die Erfahrung in der Umsetzung der Technologie.

 

[L0rd_Helmchen]

Der Ansatz verwundert mich, Cache ist relativ kostenintensiv und verbraucht eine Menge Strom, so ein Cache Bomber widerspricht eigentlich dem ständig durchs Dorf getriebenen Effizienzmantra. Leistung könnte aber interessant sein.

 

[DTX xxx]

@L0rd_Helmchen
Der Ansatz verwundert mich,.....

Warum? Intel nutzt doch auch diese Technologie. AMD verspricht eine deutlich bessere Effizienz, als es Intel bieten wird.

 

[Holt]

Cache ist relativ kostenintensiv und verbraucht eine Menge Strom, so ein Cache Bomber widerspricht eigentlich dem ständig durchs Dorf getriebenen Effizienzmantra.

Cache ist ja vor allem kostenintensiv, weil es die Größe der Dies erhöht, hier packt man ein bzw. zwei kleine Dies obrn drauf, was alleine von den Dies her billiger als ein große Dies mit dem Cache drauf, sein sollte. Das Packaging wird teurer, aber am Ende kostet so ein Prozessor in der Herstellung nur einen Bruchteil des Verkaufspreises und wenn AMD so mit Alder Lake mithalten kann, dann dürfte es sich lohnen. Die Leistungsaufnahme ist sicher eine Sache, aber SRAM wird ja auch am Anfang zum Testen und Tunen Fertigungsverfahren verwendet und vielleicht verwendet AMD daher schon Dies aus der 5nm oder 3nm Fertigung, dies würde auch erklären warum doppelt so viel über den nativen L3 Cache passt. Außerdem ist die Leistungsaufnahme im Desktopsegment eher wegen der Kühlung ein Problem, die Effizienz steht gerade bei den Spitzenmodellen für die meisten Käufer nicht im Vordergrund, sonst würde nicht so viele Leute ihre CPUs und die RAMs übertakten.

Effizienz spielt vor allem bei Mobilen CPUs eine Rolle und ebenso bei Server CPUs, deren Takt wird nämlich vor allem von der Leistungsaufnahme bestimmt, die bei den mobilen CPUs besonders gering sein muss und bei Server CPUs wegen der vielen Kerne pro Kern ebenfalls geringer als bei Desktop CPUs ausfällt.

 

[Tzk]

durchschnittliche 12% Leistungsplus nur durch Verdreifachung des L3 Caches, ist mehr als ich angesichts des schon großen L3 Caches erwartet hätte.

Da schließe ich mich an. Allerdings kann man ja parallelen zu Intels 5675C und 5775C (Broadwell) ziehen, der damals 128mb L4 Cache (eDRAM) hatte. Diese Cpus waren auch Jahre später noch richtig schnell, was Spiele angeht. Anandtech hatte damals einen Artikel zu Skylake gebracht, wo man die IPC gegen die Vorgängergeneration gebencht hat. Broadwell war in Spielen immer ganz vorne dabei und in Anwendungen +- so schnell wie Skylake. In Spielen helfen die zusätzlichen 128mb extrem und für die IGP sowieso.

The Intel 6th Gen Skylake Review: Core i7-6700K and i5-6600K Tested

www.anandtech.com

Ich bin sehr gespannt ob AMD Zen3+ mit SRAM bringt oder nicht - das wäre ein nettes Upgrade für einen 5800XT

 

[L0rd_Helmchen]

Außerdem ist die Leistungsaufnahme im Desktopsegment eher wegen der Kühlung ein Problem, die Effizienz steht gerade bei den Spitzenmodellen für die meisten Käufer nicht im Vordergrund

Na lol, da erzählen AMDs Marketing Heinis und die Fanboys hier im Forum aber seit Jahren etwas anderes

Vielleicht bedeutet dieser Schritt auch, dass Zen 4 doch eher ein Thema für 2023 wird. So viel Aufwand für einen Refresh dürfte sich kaum lohnen, wenn Zen 4 nur mit Monaten Abstand hinterher käme.

 

[Holt]

Ich bin sehr gespannt ob AMD Zen3+ mit SRAM bringt

Davon würde ich ausgehen, sonst hätte AMD gar nicht darüber geredet und es gäbe diese News hier nicht. Aber ich könnte mir vorstellen, dass es dann nur solche Versionen der Spitzenmodelle geben wird.

Na lol, da erzählen AMDs Marketing Heinis und die Fanboys hier im Forum aber seit Jahren etwas anderes

Aber wohl nur, weil die sich so mies übertakten lassen, gerade die Zen und Zen+ stoßen ja regelrecht an eine Wand wo man den Takt fast nicht mehr steigern kann, während die Leistungsaufnahme durch die Wand geht. Bei Zen2 ist es nicht mehr ganz so schlimm, da hat man dann auch mit PBO gleich das OC ab Werk implementiert, aber dann geht die Effizienz natürlich runter und die TR3000 kann man mit verringertem Power Limit viel effizienter machen.

Vielleicht bedeutet dieser Schritt auch, dass Zen 4 doch eher ein Thema für 2023 wird. So viel Aufwand für einen Refresh dürfte sich kaum lohnen, wenn Zen 4 gleich hinterher käme.

Es dürfte wohl bedeuten, dass Alder Lake vermutlich vor Zen4 kommt und AMD bei Zen3 noch etwas nachlegen können möchte, um für den Kampf gerüstet zu sein. Der 11900KB zeigt ja mit seinen bis zu 5,3GHz, sofern die Angabe korrekt ist, dass Intel den Takt bei 10nmSF schon im Griff zu haben scheint.

 

[Tzk]

Alder Lake soll ja angeblich DDR4 und DDR5 unterstützen, bei den großen Modellen/Chipsätzen DDR5 und bei den kleinen DDR4. Deshalb kann Intel wohl früher in den Markt, ohne das die Käufer wegen der hohen DDR5 Preise ihren Kauf verschieben... AMD dagegen scheint ja voll auf DDR5 umzusatteln, was das Herauszögern des AM5 Launch durchaus nötig macht, bis DDR5 flächendeckend verfügbar und halbwegs bezahlbar ist. Da macht ein Zwischenschritt auf Zen3+ mit SRAM durchaus Sinn.

Beim Wechsel auf AM4 und Sockel 1151 (Skylake) war das damals ähnlich. Skylake beherrscht DDR3, Zen1 auf AM4 nicht.

 

[fortunes]

Schmückt AMD sich da nicht mit fremden Federn?

Da das Patent von AMD stammt, sind es keine fremden Federn. Für die Umsetzung ist halt TSMC zuständig.

https://twitter.com/Underfox3/status/1399579482982338561?s=20

Ich finde die Idee, die Intel mit Broadwell hatte, an der Stelle mehr als passend. Und durch das Stacking wird die CPU hoffentlich deutlich günstiger als Broadwell damals werden können.

Unter'm Strich könnte es ganz lustig werden, wenn von AMD eine Zen4/5-CPU im big.LITTLE-Konzept mit fettem L3-Cache kommt. Die Marschrichtung gefällt mir doch sehr.

 

[Tzk]

Das Stacking um Höhenunterschiede auszugleichen wurde doch mit HBM schon gemacht oder täusche ich mich da? Davon ab, wenn ich mir die Bilder vom Patent so ansehe... Sieht so aus, das die Abwärme der eigentlichen Cpu dann durch den SRAM Stack muss?! Das gibt sicher Spaß beim Kühlen.

 

[Holt]

AMD dagegen scheint ja voll auf DDR5 umzusatteln, was das Herauszögern des AM5 Launch durchaus nötig macht, bis DDR5 flächendeckend verfügbar und halbwegs bezahlbar ist.

Ja, wenn AM4 wirklich DDR5 only sein wird, dann dürfte es dauern bis der neue Sockel auf den Markt kommt. AM4 kam ja einige Jahre nach S.1151 Skylake, aber Skylake war ja nicht einmal die ersten Consumerplattform mit DDR4, Intel HEDT (und auch die Server-) Plattform waren schon vorher mit DDR4 und nur DDR4 erschienen. Diesmal dürfte Alder Lake vor oder zumindest recht zeitgleich mit den ersten x86 Serverplattformen mit DDR5 erscheinen, was dafür sorgen dürfte, dass der Aufpreis für DDR5 gegenüber DDR4 noch höher sein und länger nach erscheinen bleiben dürfte, also vorher bei DDR4 vs. DDR3 bei Erscheinen von Skylake.

Das Stacking um Höhenunterschiede auszugleichen wurde doch mit HBM schon gemacht oder täusche ich mich da?

HBM muss immer über Halbleiterinterposer verbunden werden, weil es sehr viele Anschlüsse erfordert und in dem Sinne ist das auch ein Stacking, aber dies wurde eben nicht gemacht um Höhenunterschiede auszugleichen. Um die Höhenunterschiede auszugleichen wird in diesem Fall ja auch nicht Stracking verwendet, dies erzeugt ja die Höhenunterschiede überhaupt erst, sondern eben "Structural Silicon". Steht doch auch so im Text:

Sogenanntes "Structural Silicon" baut den Bereich höher auf, wo sich kein 3D V-Cache befindet, sodass die Bauhöhe des CCDs wieder gleichmäßig ist.

 

[Don]

Davon ab, wenn ich mir die Bilder vom Patent so ansehe... Sieht so aus, das die Abwärme der eigentlichen Cpu dann durch den SRAM Stack muss?! Das gibt sicher Spaß beim Kühlen.

Der zusätzliche SRAM sitzt nur über dem Bereich, in dem sich der L3-Cache des CCDs befindet. Dort wo die Kerne sich befinden, befindet sich nur das "Structural Silicon" um den Höhenausgleich zu machen und die Abwärme abzuleiten. Steht auch so in der News

 

[Tzk]

Danke!
Ja, mir ist bewusst das das Structural Silicon was anderes als HBM ist. Mir war nur so, das man bei HBM teilweise einen zusätzlichen Höhenausgleich gemacht hat, damit der HBM Stack die gleiche Höhe wie der eigentliche GPU Chip hat. So das beide Kontakt mit dem Kühler haben. Ich mag mich da aber auch täuschen.

AM4 kam ja einige Jahre nach S.1151 Skylake,

Genau das war der Punkt Intel hat Skylake 2015 mit der Option auf DDR3 gebracht, AMD musste das 2017 mit AM4 nicht mehr. Ich tippe das man nun ähnlich verfährt. Alderlake kann DDR4+5 und AMD wird mit AM5 (nur DDR5 Support) bissel abwarten, bis DDR5 bezahlbar ist.

 

[Acki-84]

Cache ist ja vor allem kostenintensiv, weil es die Größe der Dies erhöht, hier packt man ein bzw. zwei kleine Dies obrn drauf, was alleine von den Dies her billiger als ein große Dies mit dem Cache drauf, sein sollte.

Es wundert mich ehh dass bei diesen riesen Prozessoren (also die Sockelfläche) nicht noch "externe" Cache direkt verdrahtet wird usw. usf.

 

[Holt]

Mir war nur so, das man bei HBM teilweise einen zusätzlichen Höhenausgleich gemacht hat, damit der HBM Stack die gleiche Höhe wie der eigentliche GPU Chip hat.

Dafür ist ja nun das "Structural Silicon" da und egal ob WLP oder verlötet, ein wenig kann man damit auch noch ausgleichen. Interessanter dürfte es werden, sie man mit den Kräften umgeht, die durch die unterschiedliche Wärmeausdehnung entstehen. Die Kerne erzeugen ja mehr Wärme und damit dürfte sich das Die dort auch ein wenig mehr ausdehnen, auch in die Höhe, also der Bereich des L3 Caches mit den zusätzlichen RAM Dies dadrauf. Gerade wenn der HS verlötet ist, dürften damit Zugkräfte auf diese RAM Dies bzw. deren Verbindung zum CCX Die entstehen. Wäre interessant zu wissen wie man damit umgeht oder ob AMD dann auf WLP wechseln muss, was natürlich schlecht für die Temperaturen wäre.

Intel hat Skylake 2015 mit der Option auf DDR3 gebracht,

Skylake erschien im August 2015, aber schon im August 2014 erschien Haswell-E für den S.2011-3, der zwingend DDR4 verlangt hat. Also fast ein Jahr später hat Intel trotzdem für den Mainstream noch die Option für DDR3 vorgesehen gehabt, auch wnen diese dann am Ende wohl nicht so verbreitet war. Zumal bei Alder Lake nur die besseren Chipsätze DDR5 bieten oder vielleicht verlangen werden, würde ich also auch mit AM5 erst so rund ein Jahr nach Alder Lake erwarten, sonst hätte AMD da sich auch die Option für DDR4 vorgesehen, aber vielleicht haben sie das ja auch und die Gerüchteküche berichtet darüber nur nicht.

nicht noch "externe" Cache direkt verdrahtet wird usw. usf.

Extern verdrahten ist ja nicht so effizient, AMD redet hier von einer Datenrate von mehr als 2 TB/s, dies kann man nur über eine gewaltige Datenbreite erreichen und die erfordert extrem viele Verbindungen, die man aber nur über Halbleiterverbindungen erreichen kann, also Halbleiterinterposer, die aber viel Geld kosten und von AMD bisher bei den CPUs gar nicht verwendet werden. Die Chiplets und das I/O sind bisher alle ähnlich wie BGA Chips auf der Trägerplatine verlötet und da ist man an Grenze der Pindichte gegangen:

In order to enable a pin-grid array desktop processor, the silicon has to be affixed to the processor in a BGA fashion. AMD stated that due to the 7nm process, the bump pitch (the distance between the solder balls on the silicon die and package) reduced from 150 microns on 12nm to 130 microns on 7nm. This doesn’t sound like much, however AMD stated that there are only two vendors in the world with technology sufficient to do this.

Durch das Stacking spart man nun einen extra Halbleiterinterposer, da ja der Cache direkt auf dem CCX sitzt.

 

[Don]

Es wundert mich ehh dass bei diesen riesen Prozessoren (also die Sockelfläche) nicht noch "externe" Cache direkt verdrahtet wird usw. usf.

Weil externer Cache (auf einem anderen Die, selbst auf dem gleichen Package) immer auch höher Latenzen bedeutet. L3-Cache im gleichen CCD hat eine Latenz von etwa 15 ns, gehst du in den L3 eines entfernten CCDs, sind es schon 115 ns. Der 3D V-Cache sitzt allerdings direkt auf dem CCD, was die Latenzen kurz halten sollte. Du brauchst auch die dazu passenden Größen der Lookaside Buffer (TLB) und Walker, die durch die TLBs laufen und die passenden Einträge findet etc. pp. Am Ende muss das auch immer ein ausgewogenes System sein.

 

[hRy]

Mich wundert die festgesetzten 4 GHz als Vergleich.
Vielleicht schafft der Prototyp erstmal nicht mehr oder aber die Abwärme wird nicht schnell genug abgeführt. Zen ist seit jeher sehr temperaturabhängig am takten.
Dennoch ein schöner Schritt nach vorne.
Der Ansatz von Broadwell zeigte wie effizient es sein kann.

@dbode

Die Überschrift passt nicht zur Tabelle.

 

[Chaund]

Mich wundert die festgesetzten 4 GHz als Vergleich.
Vielleicht schafft der Prototyp erstmal nicht mehr oder aber die Abwärme wird nicht schnell genug abgeführt. Zen ist seit jeher sehr temperaturabhängig am takten.
Dennoch ein schöner Schritt nach vorne.
Den Ansatz von Broadwell zeigt wie effizient es sein kann.

Die 4GHz nutzt AMD standardmäßig als Fixpunkt, das haben sie zuletzt auch erst wieder beim IPC-Vergleich zwischen Zen2 und Zen3 gemacht. In der Praxis taktet Zen3 bekanntermaßen deutlich höher.

Ist aber auf jeden Fall ein Paukenschlag, mit dem dem wohl niemand gerechnet hat. Bin fast schon beeindruckt, wie sie das geheimhalten konnten.

 

[Don]

Mich wundert die festgesetzten 4 GHz als Vergleich.

Das nennt man dann ISO Frequency Vergleich, weil man zwei Architekturen/Chips mit einer festen Frequenz miteinander vergleicht, um die Taktunterschiede nicht mit den Vergleich mit aufzunehmen.

 

[smalM]

und vielleicht verwendet AMD daher schon Dies aus der 5nm oder 3nm Fertigung, dies würde auch erklären warum doppelt so viel über den nativen L3 Cache passt.

Andere Erklärungen:
- Das aufsitzende Cache-Die enthält nur SRAM-Bänke, die L3-Logik befindet sich auf dem CCD. Ebenso überdeckt wird der CCX-Interconnect und die IF.
- Das aufsitzende Cache-Die ist gar nicht nur ein einzelnes Die, sondern ein Stapel.
Und nebenbei: SRAM schrumpft schlecht beim Shrink von N7 zu N5 und noch schlechter bei N5 zu N3. Es würde mich nicht wundern, wenn das Cache-Die in N6 produziert würde und der Zen4-CCD in N5 gar keine eigenen SRAM-Bänke im L3 mehr besäße; dort befänden sich dann nur noch Logic und Tags.

Dafür ist ja nun das "Structural Silicon" da und egal ob WLP oder verlötet, ein wenig kann man damit auch noch ausgleichen. Interessanter dürfte es werden, sie man mit den Kräften umgeht, die durch die unterschiedliche Wärmeausdehnung entstehen. Die Kerne erzeugen ja mehr Wärme und damit dürfte sich das Die dort auch ein wenig mehr ausdehnen, auch in die Höhe, also der Bereich des L3 Caches mit den zusätzlichen RAM Dies dadrauf.

Der Ausdehnungskoeffizient ist 2,6.
D.h. ein 1mm dickes Die hat eine Höhenausdehnung von 2,6nm pro Kelvin.

Weil externer Cache (auf einem anderen Die, selbst auf dem gleichen Package) immer auch höher Latenzen bedeutet. L3-Cache im gleichen CCD hat eine Latente von etwa 15 ns, gehst du in den L3 eines entfernten CCDs, sind es schon 115 ns.

Der Zugriff auf den L3 eines anderen CCDs erfolgt über IF/CCD1--IF/IOD--Interconnect/IOD--IF/IOD--IF/CCD2.
Bei der Lösung hier hat die L3-Logic direkten Zugriff auf das SRAM.

Der 3D V-Cache sitzt allerdings direkt auf dem CCD, was die Latenzen kurz halten sollte. Du brauchst auch die dazu passenden Größen der Lookaside Buffer (TLB) und Walker, die durch die TLBs laufen und die passenden Einträge findet etc. pp. Am Ende muss das auch immer ein ausgewogenes System sein.

Man wird schlicht die L3-Tags entsprechend vergrößern und ziemlich sicher werden die auch auf dem CCD verbleiben.
TLBs und Table Walker für den L3?

Mir war nur so, das man bei HBM teilweise einen zusätzlichen Höhenausgleich gemacht hat, damit der HBM Stack die gleiche Höhe wie der eigentliche GPU Chip hat. So das beide Kontakt mit dem Kühler haben. .

Das GPU-Die bleibt so wie es ist. Die Höhe des HBM-Stacks wird angepaßt, in dem dessen Dies stark 'verdünnt' werden - Stichwort Die Thinning.

 

[Shevchen]

Mich wundert an der Vorstellung eher - wie unsere Technikkartoffel Ian es schon besprochen hat - dass der Cache oben und der CPU-Die unten ist. Allerdings hat sich wie beim HBM-Speicher eine Art "Through Silicon Heatpipe" angekündigt. Mal gucken wie sich das balanciert. Hat am Ende alles Vor- und Nachteile.

Der direkte Zugriff auf den SRAM könnte für zukünftige Gens auch bedeuten, dass der L3 Cache auf dem CPU-Die komplett wegfällt und direkt ausgelagert wird. Ähnlich wie wir es beim Threadripper gesehen haben, könnte dann auch noch die Kommunikation zwischen den Chiplets aufgebohrt werden - was aber wohl einen neuen I/O Die benötigen wird.

Das sieht imho alles noch wie eine Art Hybrid-Lösung aus, deren erste Generation ganz gut performt, aber erst im nächsten Schritt dann komplett aufgebohrt einsatzfähig ist. So ein getrennter Die hat auch Vorteile beim "Dead Silicon" - so kann dann in der nächsten Generation da Design noch etwas verbessert werden, in dem man die Datenpipes als "Dead Region" verwendet und so der Verlust an Fläche fast vernachlässigbar wird.

 

[MSAB]

Wow, richtig beeindruckend was AMD immer wieder vorlegt. Sowohl bei den GPUs wie auch bei den CPUs.

 

[hRy]

Das nennt man dann ISO Frequency Vergleich, weil man zwei Architekturen/Chips mit einer festen Frequenz miteinander vergleicht, um die Taktunterschiede nicht mit den Vergleich mit aufzunehmen.

Leuchtet ein. Außerdem ist der Baseclock des 5900X bei 3,7 GHz und je nach Anwendungsszenario wären wahrscheinlich mehr als 4 GHz dann im Bereich des OC.
Du sprichst von ISO Frequency: Ist ein von AMD für sich gewählter Bereich zur Vergleichbarkeit unterschiedlicher Produkte in ihrer Leistung?
Sehr irreführend, denn die Bezeichnung ISO steht eigentlich für International Organization for Standardization.
Legt jeder Hersteller für sich selbst die Spezifikationen der ISO Frequency fest?

 

[smalM]

Sehr irreführend, denn die Bezeichnung ISO steht eigentlich für International Organization for Standardization.

iso kommt aus dem Griechischen, ist ein Präfix und bedeutet gleich (an Menge).
Bspw. Isobaren sind die Linien gleichen Luftdruckes, Isokline sind Kurven gleicher Neigung, Isomere sind Moleküle gleicher Summenformel, Isohypsen sind Linien gleicher Höhe.

 

[Kalorean]

Schmückt AMD sich da nicht mit fremden Federn? [...] Nur erwähnt TSMC in der News AMD gar nicht als Entwicklungspartner.

Und was kann AMD dafür, dass in einer News auf einer Hardwareseite - verständlicherweise - nicht jedes kleine Detail explizit erwähnt wird, auf das in der Keynote in Form der Hervorhebung einer langjährigen Partnerschaft mit TSMC verwiesen wird.

Exakt. Nichts.

Einfach mal aus der Hüfte geschossen irgendwelchen Schwachsinn unterstellen, ohne selbst nachzuprüfen, was ca. 5 Minuten gedauert hätte. Solche Typen packst Du doch sonst immer auf Deine Ignoreliste.

 

[Tigerfox]

Mal wieder typisch, ich mecker jetzt mal auf hohem Niveau: Hätte ich früher gewusst oder geahnt, dass noch ein Zen3+ mit derartigem massivem Vorteil für Spiele auf AM4 kommt, hätte ich spätestens bei Zen2 zugeschlagen und mir ein X570 mit 3600 gegönnt, um dann später auf die schnellste AMD4-CPU aufzurüsten.

Bei Zen2 hab ich schon gedacht, dass für AM4 maximal noch Zen3 mit leichtem Vorteil kommt, aber auch ein X670-Chipsatz. In eine Plattform, bei der das Ende der Fahnenstange schon in naher Zukunft absehbar ist, wollte ich nicht investieren, zumal ich mit X570 auch nicht ganz zufrieden war (kaum 2.5GbE+, Chipsatzlüfter), das gleiche bei Intel mit S1151v2. Nun sieht es so aus, als werde es mit Zen3+ ein zweites massives Upgrade der Performance nach Zen3 geben und dazu noch ein leises X570-Refresh und als würde Zen4 erstmal keinen ganz so großen Performance-Sprung und sonst nur DDR5, aber kein PCIe5.0 bieten.

Natürlich ist das der Lauf der Technik und wenn man versucht, den rechten Zeitpunkt abzuwarten und alles richtig zu machen, kommt doch wieder ein unglücklicher Zufall dazu. Beim letzten mal habe ich S1150 mit Haswell einige Monate nach Release gekauft und vorher noch auf AMDs FX gehofft, von dem ich dann schwer enttäuscht war. Zwar hat mir Haswell soviel Performance geboten, dass ich fast acht Jahre später immernoch damit hinkomme und auch noch ganz gut zocken kann, aber ich hatte damals auf ein späteres Upgrade mit Broadwell gehofft, der dann auch enttäuchend war und auch wegen typischer Intel-Patzer nicht ins Board passt.

Die große Neuerung von Zen3+ find ich ansich garnicht so erstaunlich, allerdings die Umsetzung. Bei Zen3 und anderen aktuellen CPUs hat man ja schon gemerkt, dass mehr Cache bei Spielen teils recht viel bringt, Anandtech hat auch kürzlich gezeigt, dass der L4-Cache bei Broadwell dafür sorgt, dass er ind der Spieleperformance aktuell den i7-4790K und i7-6700K schkägt (natürlich ohne OC, aber da gleicht der L4-Cache schon einen großen Taktnachteil mehr als aus). Da hätte ich durchaus damit gerechnet, dass Intel den eDRAM als L4-Cache auch bei Spiele-CPUs wiederbelebt und AMD den L3-Cache vergrößert, aber nicht so massiv.

 

[smalM]

Hätte ich früher gewusst oder geahnt, dass noch ein Zen3+ mit derartigem massivem Vorteil für Spiele auf AM4 kommt

Und so wird aus einer Spekulation eine Tatsache...

 

[Tigerfox]

Zen3+ war in den letzten Monaten und Wochen eher als Startschuss für AM5 mit DDR5 für Herbst/Winter 2021 vermutet worden, soweit ich das mitbekommen habe, und davor immer mal wieder totgesagt bzw. nur sehr vage existent.