AMD zeigt Ryzen-Prozessor mit gestapeltem 3D V-Cache

[Richard88]

@smalM

Würde rin ausdehnungskoeffizient von 2.6 bedeuten dass 1nm auf 2.6nm sich ausdehnt?

Beitrag automatisch zusammengeführt: 01.06.2021

Heist das dieser refresh bekommt massiven cache noch vor zen4?

 

[Shevchen]

Zen3+ war in den letzten Monaten und Wochen eher als Startschuss für AM5 mit DDR5 für Herbst/Winter 2021 vermutet worden, soweit ich das mitbekommen habe, und davor immer mal wieder totgesagt bzw. nur sehr vage existent.

Da dieser Chip die erste Gen einer neuen Technik ist, kannst du wohl ruhigen Gewissens den tatsächlichen AM5 Sockel mit DDR5 und der entsprechenden CPU abwarten. AM4 ist ein dead-end und nur Leute, die jetzt noch auf Zen 2 hocken mag das kitzeln. Spiele sind auch mit Zen 3 weiterhin größtenteils GPU limitiert und bevor du den Vorteil des Caches merkst, musst du schon ne 3090/6900XTH in deiner Kiste haben - und selbst da darfst du dann nicht auf 4k spielen.

Beitrag automatisch zusammengeführt: 01.06.2021

@smalM

Würde rin ausdehnungskoeffizient von 2.6 bedeuten dass 1nm auf 2.6nm sich ausdehnt?

Beitrag automatisch zusammengeführt: 01.06.2021

Heist das dieser refresh bekommt massiven cache noch vor zen4?

Da könntest du dem Chip dann zukucken, wie er aus dem Sockel springt. So ein Chip mit... ach machen wir es einfach: Mit 2,6cm Breite würde er dann um 1cm "wachsen" bei 1 Kelvin höherer Temperatur. Macht dann bei einem Delta von 80°K von Zimmertemperatur bis edge dann 80cm Breitenzuwachs. Das Ding wäre dann größer als dein Mainboard.

 

[smalM]

Würde rin ausdehnungskoeffizient von 2.6 bedeuten dass 1nm auf 2.6nm sich ausdehnt?

Für Dich noch einmal ausgeschrieben:
Ein Die von 1 Millimeter Höhe hat eine Höhenausdehnung von 2,6 Nanometer pro ein Kelvin Temperaturerhöhung.
D.h. die Die-Höhe beträgt nach der Erhöhung der Temperatur um ein Kelvin 1,0000026 Millimeter.

 

[Bitmaschine]

Wow, richtig beeindruckend was AMD immer wieder vorlegt. Sowohl bei den GPUs wie auch bei den CPUs.

Das gefällt mich auch sehr. Vor allem in Bezug auf Effizienz und Verbrauch der CPU Architektur im Detail ist AMD recht innovativ und sie lassen auch nicht locker. Intelligentes Caching bringt doch was, als die Taktfrequenz nach oben zu prügeln, was dann mehr Verbrauch und Abwärme bedingt. Ich hoffe das Stacking wird sich bewähren, weil es wahnsinnig viel Möglichkeiten zulässt, wie auch das Chipletdesign. Beides in Kombination hat Potenzial. 😜

 

[Don]

Update in der News: https://www.hardwareluxx.de/index.p...zessor-mit-gestapeltem-3d-v-cache-update.html

AMD hat uns einige Fragen beantwortet.

 

[Richard88]

Für Dich noch einmal ausgeschrieben:
Ein Die von 1 Millimeter Höhe hat eine Höhenausdehnung von 2,6 Nanometer pro ein Kelvin Temperaturerhöhung.
D.h. die Die-Höhe beträgt nach der Erhöhung der Temperatur um ein Kelvin 1,0000026 Millimeter.

Danke ^^

 

[Holzmann]

Ist bekannt wo AMD das Cache-Die fertigen lässt?
Welcher Prozess?

 

[Chaund]

7nm TSMC.

 

[Don]

Eine SRAM-optimierte Variante des 7 nm Processes.

 

[Bitmaschine]

Update in der News: https://www.hardwareluxx.de/index.p...zessor-mit-gestapeltem-3d-v-cache-update.html

AMD hat uns einige Fragen beantwortet.

Hört sich nicht schlecht an.

 

[peru3232]

4x64MB Cache pro CCD bei Epyc möglich, heißt bei 8 CCDs = 2GB Cache zusätzlich -> nicht schlecht, Herr Specht!!

 

[Holt]

- Das aufsitzende Cache-Die ist gar nicht nur ein einzelnes Die, sondern ein Stapel.

Dies wurde mit dem Update der News ja nun beantwortet.

Es würde mich nicht wundern, wenn das Cache-Die in N6 produziert würde und der Zen4-CCD in N5 gar keine eigenen SRAM-Bänke im L3 mehr besäße; dort befänden sich dann nur noch Logic und Tags.

Ja, wobei dies offenbar nur für die Versionen der Prozesse zutrifft, bei denen SRAM und Logik gemischt sind, denn hier soll ja auch ein N7 Prozess verwendet werden, der aber bei SRAM mehr Transistoren auf der Fläche unterbringen kann. Aber durch die neuen Verbindungstechnologien dürfte die Tendenz für die Zukunft sein, dass man noch mehr einzelne Dies verwendet die jeweils unterschiedlich gefertigt werden, je nachdem welches Prozess dafür das beste Ergebnis bringt, ggf. bei unkritischen Dingen auch am preiswertesten ist und dies dann zu einem Prozessor verbindet. Die Rechenaufgabe für die Produktplaner wird sicher um einiges komplexer werden als früher, da ja auch die Verbindungstechnik Geld kostet.

 

[smalM]

@Holt
Ja, wegen der heftigen Zunahme der Waferpreise je Node-Generation wird daran überhaupt kein Weg vorbei führen.
Aber spannend ist, welch unterschiedlichen Wege die Firmen einschlagen werden, um damit umzugehen.

 

[Holt]

wegen der heftigen Zunahme der Waferpreise je Node-Generation

So heftig ist die Zunahme gar nicht, dies hatte ich gerade in einem Video gesehen und die Zahlen sollten von 2018 sein:

Natürlich hängen die Preise von vielen Faktoren ab, aber am Ende ist der Preis pro Transistor die entscheidende Größe, aber natürlich spielen auch der Zeitraum und Volumen der Lieferungen eine Rolle.

welch unterschiedlichen Wege die Firmen einschlagen

Wieso unterschiedliche Wege? Intel macht mit EMIB und Foveros nichts anderes und hat dies schon bei Lakefield eingesetzt und auch bei 3D NAND ist Stacking schon lange üblich. Die kochen da also alle mit dem gleichen Wasser.

 

[smalM]

@Holt
Ich kenne die Darstellung und fand sie seltsam.

Ich kenne auch diese hier:

Und das sind Waferpreise für den Großkunden Apple.

Unterschiedliche Wege: Ich meinte nicht das Packaging an sich, sondern die Konzepte, was auf separate Dies ausgelagert werden wird und was nicht.

Beitrag automatisch zusammengeführt: 02.06.2021

Die-Shot von Fritzchens Fritz mit Annotationen von redit-User Locuza (Original hier)

Die hinzu gefügte Umrahmung zeigt die Lage und Größe des aufgesetzten Cache-Dies nach Vorlage von AMDs Schema.
Alleine der SRAM der L3-Speicherbänke macht etwas mehr als die Hälfte dieser umrahmten Fläche aus.
Die grün eingezeichneten Strukturen könnten die Kontaktstellen für die Vias sein, im Zen2-L3 sind sie jedenfalls noch nicht vorhanden.

 

[Tzk]

Man munkelt ja schon das AMD im neuesten Zen3 Stepping B2 und sogar im ersten Stepping die VIAs mit drin hatte... Nur das es kein Mensch bemerkt hat. Da muss man einfach mal sagen: Hut ab, das das nicht durchgesickert ist. Denke Intel bekommt gerade richtig kalte Füße, weil AMD nun schon wieder Vorreiter ist was die Cpus im Desktop angeht

Aber mal gucken was AMD letztendlich an Cpus bringt. Eventuell kommen ja welche mit extra Cache und ein paar ohne.

 

[tgh1978]

Jetzt bin ich noch mehr froh, dass ich zum Start von Zen 3 erst überhaupt keinen Ryzen 9 5950X bekommen habe, und danach dann nur zu Mondpreisen, und somit zugeschlagen habe, als ich bei Ebay UK eine neue Ryzen 9 3950X für ca. EUR 520,- gesehen habe...
Ich werde warten bis Zen 4 startet und mir dann (hoffentlich) günstig eine Zen 3+ holen, das scheint ja dann nochmals ein besserer Sprung zu werden als wenn ich "nur" von Zen 2 auf Zen 3 aufrüsten würde...
Und ich gehe mal fix davon aus das Gigabyte beim B550I Aorus Pro AX sicher dann ein UEFI-Update rausbringen wird, welches Zen 3+ auch noch unterstützt...

 

[MSAB]

Kann man da dann ähnliche Leistungssteigerungen wie beim Intel 5775C erwarten? Dieser ist ja auh heute noch schnell.

 

[Holt]

Und das sind Waferpreise für den Großkunden Apple.

Oder sagen wir besser, die sollten die Waferpreise für den Großkunden Apple sein, denn ich glaube kaum, dass TSMC oder Apple diese veröffentlichen. Außerdem ist auch die Frage, von wann sie sein soll, bei der derzeitigen Knappheit dürften die Preise für neue Verträge sicher höher ausfallen als noch vor einem Jahr.

Denke Intel bekommt gerade richtig kalte Füße

Wieso sollte Intel kalte Füsse bekommen? Die können dies auch, Intel hat die Technologie zum Durchkontaktieren schon lange bei seinen NANDs im Einsatz, tatsächlich sind Intel neue 144 Layer NANDs die ersten bei denen drei Die gestackt sind.

Kann man da dann ähnliche Leistungssteigerungen wie beim Intel 5775C erwarten? Dieser ist ja auh heute noch schnell.

Der 5775C ist auch nur bei einigen Anwendungen schnell, während andere von dem eDRAM wenig profitieren. Außerdem haben größere Caches und auch ein zusätzlicher L4 Cache wie das eDRAM auch den Nachteil, dass die Latenz steigt, weil die Verwaltung aufwendiger ist, es dauert eben in aller Regel länger in einen großen Cache die Daten zu finden oder festzustellen das sie da nicht drin sind, wie in einem kleinen Cache.

 

[Zyxx]

Ich freue mich drauf.
Wahrscheinlich werde ich dem alten Board hier dann nen neuen Tower und dem System ne gute Kühlung spendieren, sofern ein brauchbarer Ersatz für meine CPU aufschlägt.

 

[smalM]

@Holt
Wenn ich mich recht entsinne, sind die Daten von IC Knowledge, wahrscheinlich Scotten Jones. Der äußert sich hier dazu, wie IC Knowlendge zu den Daten kommt.

 

[Don]

TSMC-SoIC als Zukunftstreiber: Die Technik hinter AMDs 3D V-Cache - Hardwareluxx

TSMC-SoIC als Zukunftstreiber: Die Technik hinter AMDs 3D V-Cache.

www.hardwareluxx.de

 

[Niftu Cal]

Immer nett sowas, denn ein neuer Release drückt die Preise der alten CPUs meistens. Für 300 € würde ich mir glatt einen 5800X neu kaufen, leider sind die Zeiten vorbei. Ich tendiere aber ohnehin stark zum 3900X, da die FPS in 4K immer identisch sind laut Youtube. Ich bereue es bis heute damals auf Zen+ gesetzt zu haben, hätte ich mal ein Jahr mehr gewartet, denn die CPUs waren neu noch sehr günstig, ~300 für den Achtkerner bei Launch war normal. Jetzt sehe ich es einfach nicht ein das für ein auslaufendes Produkt hinzulegen.

Für 1080p-Spieler könnte gerade ein Sechskerner mit dem neuen Cache interessant sein, sofern der auch noch kommt. Nochmal 15 - 20 % FPS lassen Intel dann vermutlich alt aussehen.

 

[Holzmann]

V-Cache wohl doch später als gedacht:

Hardware- und Nachrichten-Links des 2. Juni 2021 | 3DCenter.org

Laut Twitterer Vegeta tritt der Zen-3-Refresh erst im ersten Quartal 2022 an, war also AMDs Aussage zur Vorstellung von "3D V-Cache" etwas zu optimistisch angelegt. Die im Tweet getroffenen Namenswahl "Zen 3 XT" deutet möglicherweise

www.3dcenter.org

 

[n3cron]

Wahrlich interessante Neuigkeiten!

Anders als man vor 1 Jahr gedacht hätte das wir uns langsam der technischen Grenzen näheren des machbaren, kommt im wahrsten Sinne noch was oben drauf ! ;-)

Mich würde an der Stelle interessieren, ob es technisch machbar wäre anstelle eines zweiten CCX z. b 1 CCX mit 8 Kernen und L3 Cach und CCX 2 mit IGPU + HBM Speicher im 3D-Stack auszustatten für APUs?

Für Notebooks wäre das natürlich ziemlich geil wenn das ginge, nicht nur bezüglich Strom verbrauch sondern das spart ja an allem unter anderen Platz und würde die Performance explodieren lassen. So wie ich das in etwa mitbekommen habe all die Jahre ist bei den APUs immer das Problem die miese Speicher Anbindung die quasi ein Limit setzt.

 

[Holt]

Anders als man vor 1 Jahr gedacht hätte das wir uns langsam der technischen Grenzen näheren des machbaren

Die Grenzen des technisch Nachbaren verschieben sich immer!

 

[Acki-84]

Wie sich alle ihre Investition in "langsamere" und "ältere" Ryzen CPUs schön reden.
Ich hab nen 5950x gekauft im Dezember und habe damit keine Probleme - wieso? Weil die neuen Dinger nicht billiger werden und die Verfügbarkeit noch mieser wird..
Die Features kann ich nur vermuten wo und wann ich diese spüren werden. Da jetzt 2 Jahre warten bis ich die vielleicht doch nicht brauche und ne langsame CPU nutzen? Nö...

 

[Don]

Update in der News: https://www.hardwareluxx.de/index.p...ssor-mit-gestapeltem-3d-v-cache-2-update.html

Im Rahmen einer Episode der YouTube-Serie "The Bring Up" hat AMD einige weitere interessante Details zum 3D V-Cache verraten.

So wird der CCD um 180 ° gedreht und 95 % des Chips werden abgeschliffen. Am Ende bleiben nur noch 20 µm des ansonsten 400 µm dicken Chips als aktives Silizium übrig. Auf diese dünne Schicht wird dann der 3D V-Cache gestapelt. TSVs aus Kupfer stellen bekanntermaßen die Verbindung zwischen dem CCD und SRAM her. Laut AMD reicht die Adhäsion der Kupfer-Kontaktpunkte der TSVs auf beiden Seiten aus, um die beiden Chips miteinander zu verbinden.

 

[Tzk]

Laut AMD reicht die Adhäsion der Kupfer-Kontaktpunkte der TSVs auf beiden Seiten aus

Ok, das ist krass. hätte ich nicht erwartet, das die beiden Chips einfach aufeinander pappen und so halten. Schleifen auf 20um ist auch fies... Versteh ich das richtig, das AMD vorher die Schaltkreisseite unten (zum PCB) hatte und diese nun nach oben packt, dann den Sram drauf und zusätzlich unten drunter noch wegschleift?

 

[druckluft]

Adhäsion kann schon ziemlich heftige Kräfte auslösen.
Aber ob die trotzdem problemlos zu köpfen sind? Nicht dass ich das jetzt irgendjemandem blind empfehlen würde...